CN116092942A - 一种功率半导体器件的制作方法及功率半导体器件 - Google Patents
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Abstract
本发明提供了一种功率半导体器件的制作方法及功率半导体器件，解决了栅极氧化层电场应力过大，进而影响器件长期可靠性，甚至导致器件失效的问题。包括：提供一衬底；在衬底上形成外延层；在外延层的上表面进行离子注入，以在外延层上形成第一导电类型阱区；对第一导电类型阱区的上表面进行离子注入，以在第一导电类型阱区的上表面形成第一导电类型掺杂层和第二导电类型掺杂层；对子第二导电类型掺杂层进行沟槽刻蚀；在沟槽内填充多晶硅；在第一导电类型掺杂层、第二导电类型掺杂层和多晶硅的表面形成具有图像化的掩膜层；去除沟槽内的多晶硅；进行至少两组离子倾斜注入，以在沟槽的侧壁和底部形成第一导电类型电场屏蔽层；去除掩膜层。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率半导体器件的制作方法及功率半导体器件。
背景技术
碳化硅材料具有带隙宽、高热导率、高击穿场强、高饱和速度等优点，非常适合制作高温大功率半导体器件。碳化硅基功率器件能极大的发挥其高温、高频和低损耗的特点，使得其在高压、高温、高频、大功率、强辐射等方面都有极大的应用前景。尤其是碳化硅功率金属氧化物半导体场效应晶体管器件，已有多家厂商推出了商业化产品。
随着器件使用要求的逐渐提高，碳化硅金属氧化物半导体场效应晶体管逐渐由平面型向沟槽型转变。然而碳化硅沟槽栅金属氧化物半导体场效应晶体管由于碳化硅材料与栅极氧化层材料的介电常数差异，根据高斯定律，氧化层内部的电场强度是碳化硅内部电场峰值的2.5倍，且碳化硅材料本身具有较高的临界击穿电场，这将导致栅极氧化层电场应力过大，进而影响器件长期可靠性，甚至导致器件失效。因此，沟槽底部的电场屏蔽显得尤其重要。
发明内容
有鉴于此，本发明实施例提供了一种功率半导体器件的制作方法及功率半导体器件，解决了栅极氧化层电场应力过大，进而影响器件长期可靠性，甚至导致器件失效的问题。
第一方面，本发明一实施例提供的一种功率半导体器件的制作方法，包括：
提供一衬底；
在所述衬底上形成外延层；
在所述外延层的上表面进行离子注入，以在所述外延层上形成第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面向所述衬底方向延伸第一预设深度；
对所述第一导电类型阱区的上表面进行离子注入，以在所述第一导电类型阱区的上表面形成第一导电类型掺杂层和第二导电类型掺杂层；所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布；
对所述子第二导电类型掺杂层进行沟槽刻蚀，以在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上形成沟槽；
在所述沟槽内填充多晶硅；
在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层；
去除沟槽内的多晶硅；
进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层；所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度；
去除所述掩膜层。
在一种实施方式中，所述在所述沟槽内填充多晶硅，包括：
在所述沟槽内、所述第一导电类型掺杂层的上表面和所述第二导电类型掺杂层的上表面淀积多晶硅，使所述多晶硅填满所述沟槽；
去除沟槽外部的所述多晶硅，保留沟槽内部的所述多晶硅。
在一种实施方式中，所述在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层，包括：
在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面淀积一层二氧化硅层；
刻蚀去除所述沟槽上的所述二氧化硅层，以形成具有图像化的掩膜层。
在一种实施方式中，所述刻蚀去除所述沟槽上的所述二氧化硅层时所采用的刻蚀气体为四氟化碳、三氟甲烷、氩气的混合气体。
在一种实施方式中，所述去除沟槽内的多晶硅时所采用的刻蚀气体为氯气、溴化氢的混合气体。
在一种实施方式中，在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层的步骤之后，还包括：在所述掩膜层的表面淀积注入掩膜层。
在一种实施方式中，所述进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层，包括：
在所述沟槽的侧壁以第一倾斜角度进行第一次离子注入，以在所述沟槽的侧壁形成第一导电类型电场屏蔽层；
在所述沟槽的侧壁以第二倾斜角度进行第二次离子注入，以在所述沟槽的底部形成第一导电类型电场屏蔽层。
在一种实施方式中，所述第一倾斜角度的范围为14°～18.5°；所述第二倾斜角度的范围为5.7°～9.6°。
第二方面，本发明一实施例提供的一种功率半导体器件，包括：
衬底，位于所述衬底上表面的外延层，
形成在所述外延层部分区域的第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面的部分区域向所述衬底方向延伸第一预设深度；
所述第一导电类型阱区内形成有第一导电类型掺杂层和第二导电类型掺杂层，所述第一导电类型掺杂层和所述第二导电类型掺杂层位于所述第一导电类型阱区的上表面，所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布；
在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上存在沟槽；
所述沟槽的侧壁和底部形成有第一导电类型电场屏蔽层，所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度。
在本发明一事实例中，所述功率半导体器件包括碳化硅金属氧化物半导体场效应晶体管。
本发明实施例提供的一种功率半导体器件的制作方法及功率半导体器件，通过先沟槽刻蚀、再倾斜注入的技术路线，并结合沟槽内外双层复合注入掩膜的方案，采用高温离子注入方式实现碳化硅沟槽底部三维方向间断性P+电场屏蔽结构，控制沟槽内注入损伤。同时提出两组倾斜注入分别定义电场屏蔽结构横向、纵向的方法，通过控制倾斜角度和能量范围，快速有效的分别调节电场屏蔽结构横向和纵向，实现电场屏蔽结构快速变形。同时实现沟槽三维方向上离子浓度分布更为均匀、结构更完整的P+结，提升沟槽保护效果。
附图说明
图1所示为本发明一实施例提供的一种功率半导体器件的制作方法的流程示意图。
图2所示为本发明一实施例提供的一种SiC外延片的俯视效果图。
图3所示为本发明一实施例提供的一种SiC外延片俯视图中AA’横截面效果图。
图4所示为本发明一实施例提供的一种在沟槽内填充多晶硅的俯视效果图。
图5所示为本发明一实施例提供的一种在沟槽内填充多晶硅俯视图中AA’横截面效果图。
图6所示为本发明一实施例提供的一种去除沟槽外部的多晶硅的俯视效果图。
图7所示为本发明一实施例提供的一种去除沟槽外部的多晶硅俯视图中AA’横截面效果图。
图8所示为本发明一实施例提供的一种形成掩膜层的俯视效果图。
图9所示为本发明一实施例提供的一种形成掩膜层俯视图中AA’横截面效果图。
图10所示为本发明一实施例提供的一种形成具有图像化的掩膜层的俯视效果图。
图11所示为本发明一实施例提供的一种形成具有图像化的掩膜层俯视图中AA’横截面效果图。
图12所示为本发明一实施例提供的一种去除沟槽内的多晶硅的俯视效果图。
图13所示为本发明一实施例提供的一种去除沟槽内的多晶硅俯视图中AA’横截面效果图。
图14所示为本发明一实施例提供的一种第一次进行离子倾斜注入的俯视效果图。
图15所示为本发明一实施例提供的一种第一次进行离子倾斜注入的俯视图中AA’横截面效果图。
图16所示为本发明一实施例提供的一种第一次进行离子倾斜注入后形成第一导电类型电场屏蔽层的俯视效果图。
图17所示为本发明一实施例提供的一种第一次进行离子倾斜注入后形成第一导电类型电场屏蔽层的俯视图中AA’横截面效果图。
图18所示为本发明一实施例提供的一种第二次进行离子倾斜注入的俯视效果图。
图19所示为本发明一实施例提供的一种第二次进行离子倾斜注入的俯视图中AA’横截面效果图。
图20所示为本发明一实施例提供的一种第二次进行离子倾斜注入后形成第一导电类型电场屏蔽层的俯视效果图。
图21所示为本发明一实施例提供的一种第二次进行离子倾斜注入后形成第一导电类型电场屏蔽层的俯视图中AA’横截面效果图。
图22所示为本发明一实施例提供的一种功率半导体器件的俯视效果图。
图23所示为本发明一实施例提供的一种功率半导体器件俯视图中AA’横截面效果图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供了一种功率半导体器件的制作方法，如图1所示，该功率半导体器件的制作方法包括：
步骤01:提供一衬底。
可选地，衬底为高浓度N+型衬底，衬底的浓度大于1E19cm-3。
步骤02:在所述衬底上形成外延层。
可选地，外延层为较薄的N-型漂移区，该漂移区浓度约为1E14～5E16cm-3，漂移区浓度与厚度具体需要根据芯片耐压来进行优化，本发明对漂移区浓度与厚度不做限定。
步骤03:在所述外延层的上表面进行离子注入，以在所述外延层上形成第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面向所述衬底方向延伸第一预设深度。
可选地，第一导电类型阱区为P阱。其中P阱的浓度范围为1E16～1E18cm-3，结深设置在表面0.5～1.5μm。
步骤04:对所述第一导电类型阱区的上表面进行离子注入，以在所述第一导电类型阱区的上表面形成第一导电类型掺杂层和第二导电类型掺杂层；所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布。
可选地，第一导电类型掺杂层为P+离子掺杂层；P+离子掺杂层的掺杂浓度大于1E18cm-3，结深设置在0.5～0.8μm。
可选地，第二导电类型掺杂层为N+离子掺杂层；N+离子掺杂层的浓度大于1E19cm-3，结深设置在0.2～0.5μm。
步骤05:对所述子第二导电类型掺杂层进行沟槽刻蚀，以在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上形成沟槽。如图2和图3所示。
在所述子第二导电类型掺杂层的表面进行沟槽刻蚀，可选地，沟槽深度为1～2μm，沟槽宽度约1.0μm。
步骤06:在所述沟槽内填充多晶硅。
具体地，所述在所述沟槽内填充多晶硅，包括：
步骤061:在所述沟槽内、所述第一导电类型掺杂层的上表面和所述第二导电类型掺杂层的上表面淀积多晶硅，使所述多晶硅填满所述沟槽。在所述沟槽内、所述第一导电类型掺杂层的上表面和所述第二导电类型掺杂层的上表面整面淀积多晶硅，填充SiC沟槽。可选地，多晶硅厚度约1～2μm。如图4和图5所示。
步骤062:去除沟槽外部的所述多晶硅，保留沟槽内部的所述多晶硅。
整面回刻多晶硅，去除沟槽外部的多晶硅，保留沟槽内部的多晶硅。可选地，去除沟槽内的多晶硅时所采用的刻蚀气体为氯气、溴化氢的混合气体。如图6和图7所示。
步骤07:在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层。
具体地，所述在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层，包括：
步骤071:在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面淀积一层二氧化硅层。如图8和图9所示。
可选地，淀积一层厚度为2μm的SiO2作为掩膜。此时由于沟槽内已经填充有多晶硅，因此该SiO2掩膜具有优异的平整度。
步骤072:刻蚀去除所述沟槽上的所述二氧化硅层，以形成具有图像化的掩膜层。
光刻图形化转移，对需要形成三维方向间断性电场屏蔽结构的区域进行SiO2开孔，即刻蚀去除所述沟槽上的所述二氧化硅层，以形成具有图像化的掩膜层。该SiO2注入掩膜具有优异的平整度，可显著性提升该步光刻工艺的均匀性。由于采用了多晶硅和SiO2复合掩膜，因此在SiO2开孔后，将暴露出多晶硅。如图10和图11所示。
可选地，所述刻蚀去除所述沟槽上的所述二氧化硅层时所采用的刻蚀气体为四氟化碳、三氟甲烷、氩气的混合气体。
步骤08:去除沟槽内的多晶硅。
在步骤07的基础上，更换刻蚀气体继续对沟槽内的多晶硅进行刻蚀去除。所述去除沟槽内的多晶硅时所采用的刻蚀气体为氯气、溴化氢的混合气体。由于多晶硅刻蚀气体氯气、溴化氢混合气体，该气体对SiC的刻蚀能力极其有限，在沟槽内多晶硅去除的过程中几乎不会对SiC造成明显的过刻蚀，确保了SiC基底结构的完整性。如图12和图13所示。
进一步地，在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层的步骤之后，还包括：在所述掩膜层的表面淀积注入掩膜层。复合掩膜开孔完成后，可再淀积一层厚度约50nm的SiO2作为注入掩蔽层，避免在高温离子注入时对SiC晶格造成损伤。随后对需要形成三维方向间断性电场屏蔽结构的区域进行P+离子注入。
步骤09:进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层；所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度。
P+离子注入浓度大于1E15cm-3。在注入阶段，需分2组倾斜注入，分别定义电场屏蔽结构的横向、纵向CD。
具体地，所述进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层，包括：
步骤091:在所述沟槽的侧壁以第一倾斜角度进行第一次离子注入，以在所述沟槽的侧壁形成第一导电类型电场屏蔽层。
其中，如图14和图15所示，第一组倾斜注入为图14中分别朝左、朝右注入。截面图中倾斜注入时与法线形成的夹角为θ，θ的计算公式为arctan{d/(h+2)}，h和d分别为沟槽深度和宽度；由于本发明中的h和d均为变量，故本发明的θ角度取值范围为14°-18.5°。同时结合注入能量共同调节电场屏蔽结构的横向CD，注入能量范围为200KeV-700KeV。
如图16和图17所示，第一组倾斜注入完成后，将在沟槽两侧形成P+注入区。沟槽侧壁单边P+注入横向CD X范围为0.2～0.8μm。
步骤092:在所述沟槽的侧壁以第二倾斜角度进行第二次离子注入，以在所述沟槽的底部形成第一导电类型电场屏蔽层。
如图18和图19所示，随后进行第二组倾斜注入，第二次倾斜注入为图18中分别朝左、朝右注入。截面图中倾斜注入时与法线形成的夹角为β，β取值范围：arctan{d/(2h+4)}≤β＜arctan{d/(h+2)}，其中h和d分别为沟槽深度和宽度。由于本发明中的h和d均为变量，此处建议最优β角度取值范围为5.7°-9.6°。并结合注入能量共同调节电场屏蔽结构的纵向CD，注入能量范围为500KeV-1200KeV。
如图20和图21所示，第二组倾斜注入完成后，将在沟槽底部区域形成P+注入区。沟槽底部P+注入纵向CD Y范围为0.5～1.5μm。
步骤10:去除所述掩膜层。
在通过倾斜注入形成沟槽底部三维方向间断性P+电场屏蔽结构后，采用湿法刻蚀工艺，将SiC表面的SiO2和多晶硅复合注入掩膜一并去除。可选地，湿法腐蚀溶液为硝酸、乙酸、氟化氢的混合溶液。
随后依次进行沟槽内碳膜溅射、高温激活、碳膜去除、RCA清洗、场氧淀积与开孔、RCA清洗、沟槽栅氧、沟槽POLY填充及回刻、层间介质淀积、漏极欧姆合金、源极开孔并金属化、栅极开孔、正面电极、PI钝化、漏极背金加厚等工艺。最终形成具有沟槽底部三维方向间断性P+电场屏蔽结构的碳化硅金属氧化物半导体场效应晶体管芯片。如图22和图23所示。
本实施例基于对于先沟槽刻蚀再离子注入技术路线，采用沟槽内多晶硅填充、沟槽外SiO2覆盖的双层耐高温复合掩膜代替传统的光刻胶掩膜，可通过高温离子注入形成特定区域的电场屏蔽结构，消除传统光刻胶掩膜常温注入对于沟槽内SiC晶格的严重损伤，可在同等离子注入能量条件下获得更深的P+结深，具备更好的沟槽底部电场屏蔽效果。通过两组倾斜注入分别定义电场屏蔽结构横向、纵向CD的方法，可以通过控制倾斜角度和能量范围，快速有效的单独调节电场屏蔽结构横向CD或纵向CD，实现电场屏蔽结构的快速变形，响应器件需求。同时实现沟槽三维方向上离子浓度分布更为均匀、结构更完整的P+结，提升沟槽保护效果，可显著性提升注入掩膜的平整度，提高工艺均匀性，并消除因注入掩膜不平整而导致非注入区沟槽顶角处也被注入P+离子的风险。
本实施例提供一种功率半导体器件，该功率半导体器件包括：衬底，位于所述衬底上表面的外延层，形成在所述外延层部分区域的第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面的部分区域向所述衬底方向延伸第一预设深度；所述第一导电类型阱区内形成有第一导电类型掺杂层和第二导电类型掺杂层，所述第一导电类型掺杂层和所述第二导电类型掺杂层位于所述第一导电类型阱区的上表面，所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布；在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上存在沟槽；所述沟槽的侧壁和底部形成有第一导电类型电场屏蔽层，所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度。
可以理解，功率半导体器件可以为碳化硅金属氧化物半导体场效应晶体管，或者该功率半导体器件的类型是可以进行选择的，本发明对功率半导体器件的类型不做限定。
在本申请所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。
本申请中涉及的器件、装置、设备、***的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、***。
还需要指出的是，在本申请的装置、设备和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。
提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本申请。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本申请的范围。因此，本申请不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。
本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后、顶、底……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
另外，在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成外延层；
在所述外延层的上表面进行离子注入，以在所述外延层上形成第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面向所述衬底方向延伸第一预设深度；
对所述第一导电类型阱区的上表面进行离子注入，以在所述第一导电类型阱区的上表面形成第一导电类型掺杂层和第二导电类型掺杂层；所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布；
对所述子第二导电类型掺杂层进行沟槽刻蚀，以在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上形成沟槽；
在所述沟槽内填充多晶硅；
在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层；
去除沟槽内的多晶硅；
进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层；所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度；
去除所述掩膜层。
2.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述在所述沟槽内填充多晶硅，包括：
在所述沟槽内、所述第一导电类型掺杂层的上表面和所述第二导电类型掺杂层的上表面淀积多晶硅，使所述多晶硅填满所述沟槽；
去除沟槽外部的所述多晶硅，保留沟槽内部的所述多晶硅。
3.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层，包括：
在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面淀积一层二氧化硅层；
刻蚀去除所述沟槽上的所述二氧化硅层，以形成具有图像化的掩膜层。
4.根据权利要求3所述的功率半导体器件的制作方法，其特征在于，所述刻蚀去除所述沟槽上的所述二氧化硅层时所采用的刻蚀气体为四氟化碳、三氟甲烷、氩气的混合气体。
5.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述去除沟槽内的多晶硅时所采用的刻蚀气体为氯气、溴化氢的混合气体。
6.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，在所述第一导电类型掺杂层、所述第二导电类型掺杂层和所述多晶硅的表面形成具有图像化的掩膜层的步骤之后，还包括：在所述掩膜层的表面淀积注入掩膜层。
7.根据权利要求1所述的功率半导体器件的制作方法，其特征在于，所述进行至少两组离子倾斜注入，以在所述沟槽的侧壁和底部形成第一导电类型电场屏蔽层，包括：
在所述沟槽的侧壁以第一倾斜角度进行第一次离子注入，以在所述沟槽的侧壁形成第一导电类型电场屏蔽层；
在所述沟槽的侧壁以第二倾斜角度进行第二次离子注入，以在所述沟槽的底部形成第一导电类型电场屏蔽层。
8.根据权利要求7所述的功率半导体器件的制作方法，其特征在于，所述第一倾斜角度的范围为14°～18.5°；所述第二倾斜角度的范围为5.7°～9.6°。
9.一种功率半导体器件，其特征在于，包括：
衬底，位于所述衬底上表面的外延层，
形成在所述外延层部分区域的第一导电类型阱区，所述第一导电类型阱区从所述第一外延层上表面的部分区域向所述衬底方向延伸第一预设深度；
所述第一导电类型阱区内形成有第一导电类型掺杂层和第二导电类型掺杂层，所述第一导电类型掺杂层和所述第二导电类型掺杂层位于所述第一导电类型阱区的上表面，所述第一导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第二预设深度；所述第二导电类型掺杂层沿所述第一导电类型阱区的上表面向所述衬底方向延伸第三预设深度；所述第一导电类型掺杂层包括多个子第一导电类型掺杂层；所述第二导电类型掺杂层包括多个子第二导电类型掺杂层；所述多个子第一导电类型掺杂层和所述多个子第二导电类型掺杂层间隔分布；
在所述子第二导电类型掺杂层、所述第一导电类型阱区和所述外延层上存在沟槽；
所述沟槽的侧壁和底部形成有第一导电类型电场屏蔽层，所述第一导电类型电场屏蔽层向所述沟槽侧壁的方向延伸第四预设深度；所述第一导电类型电场屏蔽层向所述沟槽底部的方向延伸第五预设深度。
10.根据权利要求9所述的功率半导体器件，其特征在于，所述功率半导体器件包括碳化硅金属氧化物半导体场效应晶体管。
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| CN202310020546.2A CN116092942A (zh) | 2023-01-06 | 2023-01-06 | 一种功率半导体器件的制作方法及功率半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117038708A (zh) * | 2023-09-28 | 2023-11-10 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其制备方法 |
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- 2023-01-06 CN CN202310020546.2A patent/CN116092942A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117038708A (zh) * | 2023-09-28 | 2023-11-10 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其制备方法 |
| CN117038708B (zh) * | 2023-09-28 | 2024-01-23 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其制备方法 |
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