CN1160799C - 铁电晶体管及其制造方法 - Google Patents
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Abstract
铁电晶体管在半导体衬底(1)中具有两个源/漏区(2)和一个安置在其间的沟道区(3)。在沟道区(3)的表面上安置了一个金属中间层(4)，中间层与半导体衬底(1)形成肖特基二极管，并且在中间层表面上安置了铁电层(5)和栅极(6)。铁电晶体管的制造用硅工艺技术的步骤实现。
Description
技术领域
本发明涉及一种铁电晶体管，它具有两个源/漏区，一个沟道区和一个栅极，其中在栅极和沟道区之间设置一个铁电材料层。这种晶体管的电导率的改变与铁电材料层的极化状态有关。对这种铁电晶体管从非易失性存储器角度进行了研究。其中将铁电材料层的两种不同极化状态分配给数字信息的两个不同逻辑值。这类铁电晶体管的其他应用可能性例如是神经网络。
背景技术
在这些晶体管中出现这样的问题，即安置在半导体衬底表面上的铁电材料显示出不良的界面特性。此外在铁电材料的各个成分与半导体衬底之间出现扩散过程。为了减少这些效应对铁电晶体管电学特性的影响已提出建议，在铁电层和半导体衬底之间应用一种SiO2中间层(请参阅EP 0 566 585 B1)或CeO2，Y2O3或ZrO2中间层(请参阅例如Jpn.J.Appl.Phys.36卷(1977年)5908至5911页上T.Hirai等人的文章，或Ext.Abst.Int.Conf.SSDM，Hamamatsu，1977年，382至383页上H.Nyung Lee等人的文章)。这些材料是绝缘的稳定氧化物，在铁电层和半导体衬底表面之间保证足够良好的界面。
在铁电晶体管中，该中间层起附加电容的作用，当在栅极和半导体衬底之间施加电压时，该附加电容减少跨铁电层的电压降部分。因此使加在栅极上的电压对沟道区的渗透率变坏。因此，在铁电晶体管中，通过在铁电层上施加足够大的电压，以便改变铁电材料的极化来存储信息时，在铁电层上的所施加的电压的只有一部分下降。
发明内容
因此，作为本发明基础的问题是，提出一种铁电晶体管及制造这种晶体管的一种方法，在此方法上在栅极上施加电压的渗透率与已知解决方法相比在没有损伤界面的情况下得到改善。
该铁电晶体管在半导体衬底中有两个源/漏区及一个安排在其间的沟道区。在沟道区的表面安排一个金属中间层，此中间层与半导体衬底形成一个肖特基二极管。在此金属中间层表面安排在其表面上安排了栅极的铁电层。因此该铁电晶体管具有MESFET的结构，而MESFET的栅极是通过铁电绝缘体与真正的金属半导体接触分开的。
举例说，可以如下运行存储单元：为了读出信息在晶体管的栅极上施加这种方向的电压短脉冲(例如几个ns)，使得反向运行肖特基接触。这样选择这个电压脉冲的大小和持续时间，使它足以使得铁电层转变极化(持续时间的量级是ns)，而另一方面，使它不足以使得通过在反向工作的肖特基接触允许与转变极化过程对应的电荷ΔQ，或与介电部分对应的电荷Q流动。
由此可以达到，在脉冲持续期间在肖特基接触上的加在栅极上的电压的一部分下降。
在加电压脉冲时，必须区分两种情况：
1.如果在电压脉冲开始时，铁电层的极化方向是这样的，该极化方向将通过电压脉冲而转换，这样该电压在栅极和半导体之间起初将下降-即对于转换极化过程的持续期间-然后才是恒定的。
2.如果相反，已经在加在栅极上的电压脉冲开始时，铁电层是在此电压的方向极化的，则铁电层就表现为近似于纯介电层，就是说脉冲持续期间Δt在栅极与半导体之间降落的电压是恒定的。
如果将晶体管沟道区中的掺杂适当地选择，那么就有可能用在肖特基接触上下降的部分电压，在栅极上控制晶体管，就是说开启或关闭晶体管，依据在此涉及的是否是常断(自阻断)或常合(自导通)晶体管。
于是，在脉冲持续期间通过晶体管沟道流过的电荷量，在常断晶体管的情况下，在情况1中少于在情况2中。对于常合晶体管得到相反的结果。通过在脉冲持续期间这些电荷量的积累，有可能评估所存储的信息。
如果通过读出过程已写入的信息已遭破坏[情况1]，则必须随后将其重新写入存储单元。
在存储单元中写入或清除信息，可以通过栅极和半导体之间的比读出信息较大的电压进行，这将引起较大的电流通过装置的肖特基接触(既在正向也在反向上)，使得在其上面的压降在短时间之后变为零，以及在电极和半导体或金属层(半导体和金属层具有同一电位)之间的整个电压在铁电层上下降。
另可选择地，信息的写入或清除也可以经另外的、比读出较长的时间刻度进行，使得在较长的脉冲持续期间可以通过肖特基接点流过更多电荷，并且因此在短时间(例如几拾ns)之后，在此情况下，在肖特基接触上也不再有电压降。
存储单元的其他运行方式是可能的。
因此，在这种铁电晶体管中，不仅在存入信息时而且在清除信息时，在已知的铁电晶体管中存在的，在半导体衬底和铁电层之间的附加电容消失了。同时，在铁电层和半导体表面之间避免直接接触。
在本发明的范围内的是，安排由Pt、WSi2、Au、或Ti组成的金属中间层。使用WSi2的优点是，在半导体衬底表面上可以制造具有优良界面特性的WSi2。
沟道区表面优先用半导体衬底表面终止，而源/漏区表面是安置在半导体衬底表面之下的。借此避免源/漏区之间经金属中间层短路。
另可选择地，这种类型的短路也可以借此防止，即源/漏区具有一种侧向掺杂分布，使得它们在重叠区与金属中间层形成肖特基接触。在这种构成中，为避免短路不需要源/漏区表面的下降。
金属中间层应用铂的优点是，许多铁电材料很适合淀积在铂上。结合铁电电容器的开发，研究和优化了这种淀积方法。
该中间层优先由两个分层组成，其中与沟道区的表面相邻的第一个分层由WSi2组成，而与铁电层邻界的第二个分层由铂组成。借此同时实现与半导体衬底的良好界面和铁电层的良好淀积条件。
所有铁电材料都适于用作铁电层。尤其是铁电层具有钽酸锶铋(SBT)，钛酸铅锆(PZT)，铌酸锂(LiNbO3)或钛酸钡锶(BST)。
从铁电晶体管的耐电压性能的角度考虑，金属中间层、铁电层和栅极具有公共的、配置绝缘侧墙的侧壁是有利的。在此绝缘侧墙由铁电材料形成是有利的，因为借此避免由于与其他材料的界面对铁电层的特性产生不利影响。
这种铁电晶体管的制造优先在硅工艺技术内进行。单晶硅片、SOI衬底或SIC衬底是特别适宜作为半导体衬底的。
此外，作为半导体衬底，III V半导体衬底，例如特别是半绝缘GaAs的GaAs衬底是适宜的。因为在半绝缘GaAs衬底中多种实现MESFET，所以在这种技术中存储单元可以很好地集成。
为了制造铁电晶体管，通过淀积和结构化形成一个与半导体衬底形成肖特基二极管的金属中间层、一个铁电层和一个栅极。在半导体衬底中栅极的彼此相对的两侧上形成源/漏区。金属中间层的结构化，既可以通过剥离技术也可以通过刻蚀技术实现。铁电层可以通过一级或多级溶胶-凝胶方法或通过在CVD工艺中淀积和随后的退火来形成。
按照本发明的第一方面，提供一种铁电晶体管，
-其中，在半导体衬底中设置两个源/漏区和一个安置在其间的沟道区，
-其中，在沟道区的表面上安置了一个金属中间层，它与半导体衬底形成一个肖特基二极管，
-其中，在金属中间层的表面上安置了铁电层，以及
-其中，在铁电层表面上安置了栅极，
其特征在于，
沟道区的表面用半导体衬底表面终止，而源/漏区的表面安置在半导体衬底表面之下。
按照本发明的第二方面，基于本发明第一方面的铁电晶体管，
其中，金属中间层至少含有Pt、WSi2、Au、或Ti材料中的一种材料。
按照本发明的第三方面，基于本发明第一方面的铁电晶体管，
其中，金属中间层至少在与铁电层的界面区域内含有铂。
按照本发明的第四方面，基于本发明第一至第三方面之一的铁电晶体管，
其中，金属中间层、铁电层和栅极具有共同的侧壁，此侧壁配有绝缘侧墙。
按照本发明的第五方面，基于本发明第四方面的铁电晶体管，
其中，绝缘侧墙含有铁电材料。
按照本发明的第六方面，基于本发明第一至第三方面之一的铁电晶体管，
其中，铁电层含有钽酸锶铋(SBT)、钛酸铅锆(PZT)、铌酸锂(LiNbO3)或钛酸钡锶(BST)。
按照本发明的第七方面，基于本发明第一至第三方面之一的铁电晶体管，
-其中，栅极含有铂或掺杂的多晶硅，以及
-其中，半导体衬底含有硅。
按照本发明的第八方面，提供一种铁电晶体管的制造方法，
-其中，在半导体衬底上，通过淀积和结构化，形成一个与半导体衬底构成肖特基二极管的金属中间层、一个铁电层和一个栅极，
-其中，在栅极彼此相对的两侧上，在半导体衬底中形成源/漏区，
其特征在于，
如此构成沟道区的表面，使得它用半导体衬底表面终止，而如此构成源/漏区的表面，使得它安置在半导体衬底表面之下。
按照本发明的第九方面，基于本发明第八方面的方法，
-其中，金属中间层、铁电层和栅极构成具有共同的侧壁，
-其中，在该侧壁上形成绝缘侧墙。
按照本发明的第十方面，基于本发明第九方面的方法，
其中，构成具有LDD分布的源/漏区。
附图说明
下面借助在附图中示出的实施例进一步说明本发明。
图1示出通过铁电晶体管的截面，晶体管在沟道区和铁电层之间具有一金属中间层。
图2示出在形成金属中间层和铁电层之后的半导体衬底。
图3示出形成栅极之后的半导体衬底。
具体实施方式
在p型掺杂的单晶硅半导体衬底1中安置两个源/漏区2(参阅图1)。在源/漏区2之间安置沟道区3。源/漏区2是n型掺杂的和具有约1019cm-3到1020cm-3的掺杂浓度。
在沟道区3的表面安置一个金属中间层4，此中间层包括一个30到50nm厚的WSi2层41和一个100nm厚的铂层42。其中WSi2层41与半导体衬底1的表面邻界。铂层42安置在WSi2层41之上。
在铂层42的表面上安置由钽酸锶铋(SBT)或由钛酸铅锆(PZT)组成的铁电层5。该铁电层5的厚度是100nm。
在铁电层5的表面上安置一个栅极6。该栅极6含有铂，并具有100nm的厚度。
栅极6、铁电层5和金属中间层4具有共同的侧壁，该侧壁达到半导体衬底1的表面。沟道区3用半导体衬底1的表面终止，而源/漏区2的表面安置在半导体衬底1的表面的下方。因此避免源/漏区2经金属中间层4短路。
在半导体衬底1中，通过绝缘结构7，源/漏区2与相邻元件隔离。该绝缘结构7以环状形式包围铁电晶体管的一个有源区。绝缘结构7通过用SiO2充填的浅沟实现。
为了制造借助图1所述铁电晶体管，在半导体衬底1中首先形成绝缘结构7。为此刻蚀一个完全包围铁电晶体管中有源区的绝缘沟槽，并用绝缘材料填满(参阅图2)。另可选择地，绝缘结构7可以通过LOCOS方法中的局部氧化形成。
随后，为了形成WSi2层41、铂层42、铁电层5和栅极6，在半导体衬底表面上淀积一个整个面上的WSi2层41′、一个整个面上的铂层42′、一个整个面上的铁电层5′和另一个整个面上的铂层6′。整个面上的WSi2层41′通过CVD、整个面上的铂层42′和另一个整个面上的铂层6′通过溅射或CVD形成。整个面上的铁电层6′在一个单级或多级溶胶凝胶方法中或通过CVD淀积和随后的在500℃到800℃的退火形成。在随后的退火中，在铁电层中产生所希望的铁电相。这些层41′、42′、5′、6′随后用一个共同的掩模(未示出)结构化(参阅图3)。在此，首先通过用Cl、Ar或由其的混合物从另一个整个面上的铂层6′中形成栅极6。铂层42和WSi2层41通过用Cl、Ar或CF4的该蚀制造。在此栅极6用胶保护。该刻蚀将这样的过刻蚀，使得半导体衬底1的表面在栅极6的侧向反刻蚀5到20nm。
通过注入As对绝缘结构7自对准形成源/漏区2。从而得到图1所示结构。
另可选择地，栅极6由掺杂多晶硅形成。在此情况下在栅极6与铁电层5之间设置一个例如由TiN组成的壁垒层，是适宜的。
如果技术上必要，栅极6、铁电层5和金属中间层4的侧壁可以配置绝缘侧墙，特别是由像铁电层5同一的铁电材料构成的侧墙。
绝缘侧墙优先是由像铁电层5同一的材料构成的，因为借此避免在应用由其他材料构成的绝缘侧墙时可能引起的对铁电层5特性的不利影响。
此外在源/漏区2和沟道区3之间可以各安置一个LDD区(低掺杂漏)，该区比源/漏区2有较低的掺杂材料浓度和较小的垂直尺寸。该LDD区用例如1018cm-3的掺杂材料浓度形成。
Claims (10)
1.铁电晶体管，
-其中，在半导体衬底(1)中设置两个源/漏区(2)和一个安置在其间的沟道区(3)，
-其中，在沟道区(3)的表面上安置了一个金属中间层(4)，它与半导体衬底(1)形成一个肖特基二极管，
-其中，在金属中间层(4)的表面上安置了铁电层(5)，以及
-其中，在铁电层(5)表面上安置了栅极(6)，
其特征在于，
沟道区(3)的表面用半导体衬底表面终止，而源/漏区(2)的表面安置在半导体衬底(1)表面之下。
2.根据权利要求1的铁电晶体管，
其中，金属中间层(4)至少含有Pt、WSi2、Au、或Ti材料中的一种材料。
3.根据权利要求2的铁电晶体管，
其中，金属中间层(4)至少在与铁电层(5)的界面区域内含有铂。
4.根据权利要求1至3之一的铁电晶体管，
其中，金属中间层(4)、铁电层(5)和栅极(6)具有共同的侧壁，此侧壁配有绝缘侧墙。
5.根据权利要求4的铁电晶体管，
其中，绝缘侧墙含有铁电材料。
6.根据权利要求1至3之一的铁电晶体管，
其中，铁电层(5)含有钽酸锶铋(SBT)、钛酸铅锆(PZT)、铌酸锂(LiNbO3)或钛酸钡锶(BST)。
7.根据权利要求1至3之一的铁电晶体管，
-其中，栅极(6)含有铂或掺杂的多晶硅，以及
-其中，半导体衬底(1)含有硅。
8.铁电晶体管的制造方法，
-其中，在半导体衬底(1)上，通过淀积和结构化，形成一个与半导体衬底(1)构成肖特基二极管的金属中间层(4)、一个铁电层(5)和一个栅极(6)，
-其中，在栅极(6)彼此相对的两侧上，在半导体衬底(1)中形成源/漏区(2)，
其特征在于，
如此构成沟道区(3)的表面，使得它用半导体衬底表面终止，而如此构成源/漏区(2)的表面，使得它安置在半导体衬底(1)表面之下。
9.根据权利要求8的方法，
-其中，金属中间层(4)、铁电层(5)和栅极(6)构成具有共同的侧壁，
-其中，在该侧壁上形成绝缘侧墙(8)。
10.根据权利要求9的方法，
其中，构成具有LDD分布的源/漏区(2)。
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