KR102494684B1 - 강유전성 반도체 소자 및 이의 제조 방법 - Google Patents

강유전성 반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 강유전성 반도체 소자는 채널 구조물을 구비하는 기판, 상기 바닥면과 상기 측벽면 상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 게이트 전극층을 포함한다. 이때, 상기 채널 구조물은 바닥면과 측벽면을 구비하는 트렌치 패턴을 포함한다. 상기 유전층은 상기 측벽면을 따라 배치되는 강유전층 패턴(ferroelectric layer pattern) 및 비-강유전층 패턴(non-ferroelectric layer pattern)을 포함한다.

Description

강유전성 반도체 소자 및 이의 제조 방법{Ferroelectric Semiconductor Device and Method of Manufacturing the same}
본 개시(disclosure)는 대체로(generally) 강유전성 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전성 물질은, 외부 전계가 인가될 때, 분극 히스테리시스 거동을 나타낼 수 있다. 이때, 상기 인가 전계를 제어하여, 분극 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 가지도록 할 수 있다. 이러한 특징은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다.
최근에는, 상기 강유전성 물질을 게이트 유전층으로 적용하는 전계 효과 트랜지스터 형태의 강유전성 메모리 소자가 연구되고 있다. 상기 메모리 소자의 쓰기 동작은, 소정의 기록 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극 상태를 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 서로 다른 잔류 분극 상태에 따라 상기 전계 효과 트랜지스터의 채널 저항이 변화하는 성질을 이용하여, 상기 전계 효과 트랜지스터의 채널층을 통과하는 동작 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 실시 예는 강유전층의 분극 스위칭 동작의 신뢰성을 향상시킬 수 있는 강유전성 반도체 소자 및 이의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 강유전성 반도체 소자가 개시된다. 상기 강유전성 반도체 소자는 채널 구조물을 구비하는 기판, 상기 바닥면과 상기 측벽면 상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 게이트 전극층을 포함한다. 이때, 상기 채널 구조물은 바닥면과 측벽면을 구비하는 트렌치 패턴을 포함한다. 상기 유전층은 상기 측벽면을 따라 배치되는 강유전층 패턴(ferroelectric layer pattern) 및 비-강유전층 패턴(non-ferroelectric layer pattern)을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 반도체 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 채널 구조물을 구비하는 기판을 제공한다. 이때, 상기 채널 구조물은 바닥면과 측벽면을 가지는 트렌치 패턴을 포함한다. 상기 바닥면 및 상기 측벽면 상에 비정질의 강유전성 물질층을 형성한다. 상기 바닥면 상에 위치하는 상기 강유전성 물질층 상에, 상기 바닥면에 수직한 방향을 따라 절연층 및 강유전 결정화 유도층을 교대로 적층한다. 상기 강유전 결정화 유도층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 강유전층 패턴을 형성하고, 상기 절연층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 비-강유전층 패턴을 형성한다.
상술한 본 개시의 실시 예에 따르면, 강유전성 반도체 소자는, 결정립의 크기 및 상기 결정립 크기의 균일도가 제어된 강유전층 패턴을 포함할 수 있다. 상기 결정립 크기 및 결정립 크기의 균일도를 제어하여, 상기 결정립 내에 형성되는 분극 축을 균일하게 정렬시키고, 결정립 간 상기 분극 축의 정렬도 편차를 감소시킬 수 있다. 상기 결정립 내에 형성되는 강유전 분극은 상기 분극 축에 평행하도록 정렬되기 때문에, 상기 분극 축의 정렬도를 향상시킴으로써 상기 강유전층 패턴의 강유전 분극의 크기를 향상시킬 수 있다.
상술한 본 개시의 실시 예에 따르면, 상기 강유전층 패턴을 구비하는 강유전성 반도체 소자의 제조 방법을 제공할 수 있다.
도 1a 내지 도 1c는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 도면이다.
도 2a 내지 도 2c는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 4 내지 도 6, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 사시도이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 각각 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a의 구조를 A-A'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이며, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 각각 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 구조를 B-B'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이다.
도 13은 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 14a, 도 15a 및 도 16a는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 사시도이다. 도 14b, 도 15b 및 도 16b는 도 14a, 도 15a 및 도 16a의 구조를 A-A'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이며, 도 14c, 도 15c 및 도 16c는 도 14a, 도 15a 및 도 16a의 구조를 B-B'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서는 x-축, y-축 및 z-축을 가지는 직교 좌표계를 사용하여, 구조물의 방위를 설명한다. 이때, x-방향이란, x-축과 평행한 방향을 의미할 수 있다. 마찬가지로, y-방향은 y-축과 평행한 방향을 의미할 수 있으며, z-방향은 z-축과 평행한 방향을 의미할 수 있다.
도 1a 내지 도 1c는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(1)를 개략적으로 나타내는 도면이다. 구체적으로, 도 1a는 강유전성 반도체 소자(1)의 사시도이며, 도 1b는 도 1a의 강유전성 반도체 소자(1)를 I-I'라인을 따라 절취한 단면도이며, 도 1c는 도 1a의 강유전성 반도체 소자(1)를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 1a 내지 도 1c에 도시되는 강유전성 반도체 소자(1)는 안장형(Saddle) 채널 구조물(1010)을 구비하는 트랜지스터 소자의 형태를 가질 수 있다. 강유전성 반도체 소자(1)는 강유전성 물질층의 잔류 분극을 신호 정보로 저장하는 비휘발성 메모리 소자로 기능할 수 있다.
도 1a 내지 도 1c를 참조하면, 강유전성 반도체 소자(1)는 채널 구조물(1010)을 구비하는 기판(101), 채널 구조물(1010) 상에 배치되는 유전층(20), 및 게이트 전극층(155)을 포함할 수 있다. 유전층(20)은 강유전층 패턴(201a)과 비-강유전층 패턴(201b)를 포함할 수 있다. 강유전성 반도체 소자(1)는 게이트 전극층(155)의 서로 다른 양단에 위치하는 채널 구조물(1010)에 형성되는 소스 영역(170) 및 드레인 영역(180)을 포함할 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다.
채널 구조물(1010)은 기판(101)의 제1 및 제2 표면(101S1, 101S2)으로부터 z-방향을 따라 돌출되도록 배치될 수 있다. 제1 및 제2 표면(101S1, 101S2)는 실질적으로 동일한 평면일 수 있다. 채널 구조물(1010)은 기판(101)과 동일한 물질로 이루어질 수 있다. 즉, 채널 구조물(1010)은 기판(101)을 패터닝함으로써 형성될 수 있으며, 기판(101)의 일부분일 수 있다. 채널 구조물(1010)은 n형 또는 p형 도펀트에 의해 도핑될 수 있다. 채널 구조물(1010)은 x-방향, y-방향 및 z-방향을 따라, 각각 소정 크기의 길이(L1), 폭(W1) 및 높이(H1)를 가질 수 있다. 여기서, 길이(L1)는 x-방향을 따라 측정되는, 소스 영역(170)과 드레인 영역(180) 사이의 가장 먼 거리를 의미하며, 높이(H1)는 기판(101)의 제1 및 제2 표면(101S1, 101S2)로부터 채널 구조물(1010)의 상면까지의 거리를 의미할 수 있다.
도 1a 및 도 1c를 참조하면, 기판(101) 상에 층간 절연층(105)가 배치될 수 있다. 층간 절연층(105)은 기판(101) 상에서 채널 구조물(1010)을 둘러싸도록 배치될 수 있다. 층간 절연층(105)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
한편, 도 1a 및 도 1b를 참조하면, 채널 구조물(1010)은 제1 트렌치 패턴(10a)를 구비할 수 있다. 제1 트렌치 패턴(10a)은 x 방향 및 y 방향에 평행한 바닥면(101a)와 y 방향 및 z 방향에 평행한 측벽면(101b, 101c)를 구비할 수 있다. 제1 트렌치 패턴(10a)의 바닥면(101a) 및 측벽면(101b, 101c) 상에 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110) 상에는 유전층(20)이 배치될 수 있다. 도 1a 및 도 1c를 참조하면, 채널 구조물(1010)은 제1 트렌치 패턴(10a)의 형성에 기인하여, 제1 높이(H1)로부터 감소된 제2 높이(H2)를 가질 수 있다.
한편, 제1 트렌치 패턴(10a)을 구비하는 채널 구조물(1010)과 인접하여, 제2 트렌치 패턴(10b)이 위치할 수 있다. 제2 트렌치 패턴(10b)은 층간 절연층(105)의 선택적인 식각에 의해 형성되며, 채널 구조물(1010)의 측부면(101e, 101f)을 노출시킬 수 있다. 결과적으로, 도 1c에 도시되는 바와 같이, 제2 트렌치 패턴(10b)에 인접한 채널 구조물(1010)은 상부면(101d) 및 측부면(101e, 101f)를 가질 수 있다. 이때, 상부면(101d)는 도 1b의 제1 트렌치 패턴(10a)의 바닥면(101a)과 동일한 면일 수 있다. 또한, 도 1c를 다시 참조하면, 층간 절연층(105), 채널 구조물(1010)의 상부면(101d)의 전체 및 측부면(101e, 101f)의 일부분 상에는 계면 절연층(110)이 배치될 수 있다.
계면 절연층(110)은 기판(101)과 유전층(20) 사이에 개재됨으로써, 강유전성 반도체 소자(1)의 제조 공정 시에 기판(101)과 유전층(20) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 서로 다른 크기의 격자 상수를 가지는 기판(101)과 유전층(20)이 직접 접촉하는 것을 방지하여, 기판(101)과 유전층(20)의 계면에서 변형(strain)에 의해 결정 결함이 발생하는 것을 방지할 수 있다.
일 실시 예에 있어서, 계면 절연층(110)은 비정질 구조를 가질 수 있다. 계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 예로서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(110)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다. 계면 절연층(110)은 일 예로서, 0 초과 5 nm 이하의 두께를 가질 수 있다.
계면 절연층(110) 상에 유전층(20)이 배치될 수 있다. 유전층(20)은 강유전층 패턴(120a)과 비-강유전층 패턴(120b)을 포함할 수 있다. 강유전층 패턴(120a)과 비-강유전층 패턴(120b)은 각각 결정질 구조를 가질 수 있다. 강유전층 패턴(120a)은 외부 전압 또는 외부 전류가 공급되지 않는 상태에서, 소정의 잔류 분극을 가질 수 있다. 비-강유전층 패턴(120b)은 외부 전압 또는 전류가 공급되지 않는 경우, 잔류 분극을 가지지 않을 수 있다. 일 예로서, 비-강유전층 패턴(120b)은 상유전성(paraelectric property) 또는 반강유전성(anti-ferroelectric property)을 가질 수 있다.
도 1b를 참조하면, 강유전층 패턴(120a)는 제1 트렌치 패턴(10a)의 측벽면(101b, 101c) 상에 배치될 수 있다. 구체적으로, 제1 트렌치 패턴(10a)의 측벽면(101b, 101c)을 따라, 강유전층 패턴(120a)과 비-강유전층 패턴(120b)이 교대로 배치될 수 있다. 일 실시 예에서, 도 1b를 참조하면, 제1 트렌치 패턴(10a)의 바닥면(101a) 상에는 비-강유전층 패턴(120b)만이 배치될 수 있다. 또한, 도 1c를 참조하면, 제1 및 제2 트렌치 패턴(10a, 10b)이 형성된 채널 구조물(1010)의 영역에서, 계면 절연층(110) 상에 비-강유전층 패턴(120b)만이 배치될 수 있다.
일 실시 예에서, 강유전층 패턴(120a)과 비-강유전층 패턴(120b)은 각각 유전층(20)의 일부분일 수 있다. 강유전층 패턴(120a)은 유전층(20) 중에서 강유전 특성을 가지는 일부분일 수 있다. 비-강유전층 패턴(120b)은 유전층(20) 중에서 강유전 특성을 가지지 않는 일부분일 수 있다. 즉, 강유전층 패턴(120a)과 비-강유전층 패턴(120b)은 실질적으로 동일한 화학 조성을 가질 수 있다. 다만, 강유전층 패턴(120a)과 비-강유전층 패턴(120b)는 서로 다른 결정 격자 구조를 가질 수 있다.
일 실시 예에서, 유전층(20)은 하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이 때, 강유전층 패턴(120a)은 유전층(20) 중에서 사방정계(orthorhombic crystal system)의 결정 격자 구조를 가지는 일부분일 수 있다. 비-강유전층 패턴(120b)는 유전층(20) 중에서 정방정계(tetragonal crystal system), 등축정계(cubic crystal system), 또는 단사정계(monoclinic crystal system)의 결정 격자 구조를 가지는 일부분일 수 있다.
일 실시 예에서, 강유전층 패턴(120a)은 도펀트를 포함할 수 있다. 일 예로서, 강유전층 패턴(120a)이 하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 조합을 포함하는 경우, 상기 도펀트로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 도펀트는 강유전층 패턴(120a)의 강유전 분극의 크기를 향상시키거나, 강유전 특성의 내구성(retention)을 향상시킬 수 있다. 비-강유전층 패턴(120b)은 강유전층 패턴(120a)과 동일한 도펀트를 포함할 수 있다.
도 1b를 다시 참조하면, 강유전층 패턴(120a)는 계면 절연층(110) 상에서, 소정 크기의 두께(t120a) 및 길이(l120a)를 가질 수 있다. 또한, 도 1a를 참조하면, 강유전층 패턴(120a)는 y-방향을 따라 연장되어 소정의 폭(W0)을 가질 수 있다. 일 실시 예에 있어서, 상기 두께(t120a) 및 상기 길이(l120a)의 크기는 강유전층 패턴(120a)이 단일 결정립(single grain)일 경우에 가지는 두께 및 길이의 크기일 수 있다. 한편, 상기 폭(W0)은 강유전성 반도체 소자(1)의 크기에 의존할 수 있으며, 상기 두께(t120a) 및 상기 길이(1120a)의 크기보다 클 수 있다. 다시 말하면, 상기 폭(W0)은 강유전층 패턴(120a)이 단일 결정립일 경우에 가지는 상기 두께 및 상기 길이 이상의 크기를 가질 수 있다.
일 예로서, 상기 두께(t120a)는 약 5 내지 15 nm일 수 있으며, 상기 길이(l120a)는 약 5 내지 30nm일 수 있다. 한편, 비-강유전층 패턴(120b)은 계면 절연층(110) 상에서, 소정 크기의 두께(t120b) 및 길이(l120b)를 가질 수 있다. 또한, 비-강유전층 패턴(120b)는 소정의 폭(w0)을 가질 수 있다. 이때, 비-강유전층 패턴(120b)의 두께는 강유전층 패턴(120a)의 두께와 실질적으로 동일할 수 있다. 비-강유전층 패턴(120b)의 길이(l120b)는 강유전층 패턴(120a) 사이의 간격에 대응될 수 있다. 비-강유전층 패턴(120b)의 길이(l120b)는 일 예로서, 1 내지 30 nm일 수 있다. 비-강유전층 패턴(120b)의 길이(l120b)는, 측벽면(101b, 101c)을 따라 배치되는 강유전층 패턴(120a)의 밀도를 고려하여, 결정될 수 있다. 즉, 비-강유전층 패턴(120b)의 길이(l120b)가 감소할수록, 측벽면(101b, 101c)을 따라 배치되는 강유전층 패턴(120a)의 밀도는 증가할 수 있다.
본 개시의 실시 예에 따르면, 강유전층 패턴(120a)의 두께(t120) 및 길이(l120a)를 단일 결정립의 두께 및 길이 범위 내에 제어함으로써, 상기 두께 방향 및 상기 길이 방향을 따라, 단일 결정립의 단면 구조를 구현할 수 있다. 단일 결정립 내에서는 강유전성 분극의 축이 동일하게 배열될 수 있으므로, 상기 강유전층 패턴(120a) 내에서 상기 분극의 축을 따라 정렬되는 강유전성 분극의 배향 균일도(uniformity)가 향상될 수 있다. 상기 분극의 배향 균일도가 향상되므로, 강유전성 분극의 크기가 증가할 수 있다. 결과적으로, 본 실시 예에서는 강유전층 패턴(120a)에서, 두께 방향, 길이 방향, 및 폭 방향 중에서, 두께 방향 및 길이 방향에 따르는 분극 배향의 정렬도가 향상됨으로써, 강유전층 패턴(120a)에서 구현되는 단위 면적 당 잔류 분극의 크기가 증가할 수 있다.
도 1b를 다시 참조하면, 채널 구조물(1010)의 제1 트렌치 패턴(10a)을 채우는 게이트 전극층(155)이 배치될 수 있다. 또한, 게이트 전극층(155)은 채널 구조물(1010)의 상부로 돌출되도록 배치될 수 있다. 게이트 전극층(155)은 강유전층 패턴(120a) 및 비-강유전층 패턴(120b)를 커버하도록 배치될 수 있다. 도 1c를 참조하면, 제1 및 제2 트렌치 패턴(10a, 10b)이 형성된 채널 구조물(1010)의 영역에서, 비-강유전층 패턴(120b)을 커버하도록 게이트 전극층(155)이 배치될 수 있다. 게이트 전극층(155) 상에는 상부 전극층(165)가 배치될 수 있다.
게이트 전극층(155) 및 상부 전극층(165)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 상부 전극층(165)은 게이트 전극층(155)보다 비저항이 낮은 물질을 포함할 수 있다. 몇몇 실시 예에 있어서, 상부 전극층(165)은 생략될 수 있다.
게이트 전극층(155)의 서로 다른 양단에 위치하는 채널 구조물(1010)에 소스 영역(170) 및 드레인 영역(180)이 배치될 수 있다. 소스 영역(170) 및 드레인 영역(180)은 채널 구조물(1010)과 서로 다른 유형의 도펀트로 도핑되어 채널 구조물(1010) 내부에 위치하는 영역일 수 있다. 일 예로서, 채널 구조물(1010)이 p형으로 도핑된 경우, 소스 영역(170) 및 드레인 영역(180)은 n형으로 도핑될 수 있다. 다른 예로서, 채널 구조물(1010)이 n형으로 도핑된 경우, 소스 영역(170) 및 드레인 영역(180)은 p형으로 도핑될 수 있다.
몇몇 실시 예들에 있어서, 제조 공정의 제어를 통해, 기판(101)과 유전층(20) 사이의 물질 확산이 충분히 억제되는 경우, 계면 절연층(110)은 생략될 수 있다. 또한, 서로간의 격자 상수 차이가 적은 물질이 기판(101)과 유전층(20)에 적용됨으로써, 기판(101)과 유전층(20)의 계면에서 변형량이 감소하는 경우, 계면 절연층(110)은 생략될 수 있다. 계면 절연층(110)이 생략되는 경우, 채널 구조물(1010) 상에 강유전층 패턴(120a)과 비-강유전층 패턴(120b)이 직접 배치될 수 있다.
본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 동작 방법은 도 1a 내지 도 1c를 참조하여, 다음과 같이 설명할 수 있다. 먼저, 쓰기 동작을 설명한다. 소스 영역(170)과 드레인 영역(180)을 접지시킨 상태에서, 게이트 전극층(155)과 기판(101) 사이에 쓰기 전압을 인가하여, 강유전층 패턴(120a)에 강유전성 분극을 비휘발적으로 기록할 수 있다. 일 예로서, 기판(101)을 접지시킨 상태에서 게이트 전극층(155)에 양의 극성을 가지는 바이어스를 인가한 후에, 상기 바이어스를 제거한다. 그 결과, 강유전층 패턴(120a) 내에는 제1 트렌치 패턴(10a)의 측벽면(101b, 101c)에 수직한 방향이면서, 게이트 전극층(155)으로부터 채널 구조물(1010) 방향으로 정렬되는 제1 잔류 분극이 유지될 수 있다. 다른 예로서, 기판(101)을 접지시킨 상태에서 게이트 전극층(155)에 음의 극성을 가지는 바이어스를 인가한 후에, 상기 바이어스를 제거한다. 그 결과, 강유전층 패턴(120a) 내에는 제1 트렌치 패턴(10a)의 측벽면(101b, 101c)에 수직한 방향이면서, 채널 구조물(1010)로부터 게이트 전극층(155) 방향으로 정렬되는 제2 잔류 분극이 유지될 수 있다. 이때, 비-강유전층 패턴(120b)은 강유전성을 가지지 않으므로, 비-강유전층 패턴(120b)내에는 잔류 분극이 존재하지 않는다.
다음으로 읽기 동작을 설명한다. 소스 영역(170)과 드레인 영역(180) 사이에 소정의 소스-드레인 전압을 인가한 상태에서, 게이트 전극층(155)과 기판(101) 사이에 읽기 전압을 인가하여 채널 구조물(1010) 내에 채널층(105)을 형성한다. 이에 따라, 상기 소스-드레인 전압에 의해, 소스 영역(170)과 드레인 영역(180) 사이에서 채널층(105)을 따라 전자 또는 홀과 같은 전도성 캐리어가 유동할 수 있다. 이때, 강유전층 패턴(120a) 내에 존재하는 상기 제1 또는 제2 잔류 분극은 상기 유동하는 전도성 캐리어의 밀도를 증가시키거나 감소시킬 수 있다. 일 예로서, 강유전층 패턴(120a) 내에 제1 잔류 분극이 저장된 경우, 채널 구조물(1010)로부터 채널층(105) 내부로 전자를 유입시키거나, 채널층(105) 내부의 홀을 채널층(105)의 외부로 축출할 수 있다. 이에 따라, 강유전층 패턴(120a) 인근의 채널층(105) 내에는 전자 밀도가 증가하거나 홀의 밀도가 감소할 수 있다. 다른 예로서, 강유전층 패턴(120a) 내에 제2 잔류 분극이 저장된 경우, 채널 구조물(1010)로부터 채널층(105) 내부로 홀을 유입시키거나, 채널층(105) 내부의 전자를 채널층(105)의 외부로 축출할 수 있다. 이에 따라, 강유전층 패턴(120a) 인근의 채널층(105) 내에는 전자 밀도가 감소하거나 홀의 밀도가 증가할 수 있다. 즉, 강유전층 패턴(120a) 내에 저장된 잔류 분극의 배향에 따라, 읽기 동작 시에 채널층(105)을 따라 유동하는 전도성 캐리어의 밀도가 달라질 수 있다. 결과적으로, 상기 읽기 동작은, 채널층(105)을 따라 흐르는 전류의 크기를 판독하여 강유전층 패턴(120a) 내에 저장된 잔류 분극에 대응되는 신호 정보를 결정하는 순서로 수행될 수 있다.
상술한 바와 같이, 본 실시 예에서는, 강유전층 패턴(120a)에서, 두께 방향, 길이 방향, 및 폭 방향 중에서, 두께 방향 및 길이 방향에 따라 배열되는 강유전 분극의 정렬도를 향상시켜 강유전층 패턴(120a)의 잔류 분극의 크기를 향상시킬 수 있다. 이에 따라, 상기 제1 잔류 분극 및 제2 잔류 분극 사이의 분극값 차이가 증가함으로써, 서로 다른 신호 정보를 효과적으로 저장하고 판독할 수 있다.
도 2a 내지 도 2c는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자(2)를 개략적으로 나타내는 도면이다. 구체적으로, 도 2a는 강유전성 반도체 소자(2)의 사시도이며, 도 2b는 도 2a의 강유전성 반도체 소자(2)를 I-I'라인을 따라 절취한 단면도이며, 도 2c는 도 2a의 강유전성 반도체 소자(2)를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 2a 내지 도 2c에 도시되는 강유전성 반도체 소자(2)는 도 1a 내지 도 1c에 도시되는 강유전성 반도체 소자(1)과 비교할 때, 절연 패턴(135) 및 확산 방지막 패턴(145)을 추가적으로 구비한다.
도 2a 및 도 2b를 참조하면, 절연 패턴(135)은 제1 트렌치 패턴(10a)의 바닥면(101a) 상에 배치되는 비-강유전층 패턴(120b)과 게이트 전극층(155) 사이에 배치될 수 있다. 또한, 절연 패턴(135)은 제1 트렌치 패턴(10a)의 측벽면(101b, 101c) 상에 배치되는 비-강유전층 패턴(120b)과 게이트 전극층(155) 사이에 배치될 수 있다. 한편, 확산 방지막 패턴(145)은 제1 트렌치 패턴(10a)의 측벽면(101b, 101c) 상에 배치되는 강유전층 패턴(120a)과 게이트 전극층(155) 사이에 배치될 수 있다. 확산 방지막 패턴(145)은 강유전층 패턴(120a)과 게이트 전극층(155) 사이에서, 확산에 의한 물질 이동을 억제하는 역할을 수행할 수 있다. 일 예로서, 강유전층 패턴(120a)이 산화물을 포함하고, 게이트 전극층(155)이 산소와 반응하는 금속을 포함하는 경우, 강유전성 반도체 소자(2)의 제조 과정에서, 강유전층 패턴(120a) 내부의 산소와 게이트 전극층(155) 내의 금속이 확산을 통해 이동한 후에 산화 반응하는 것이, 확산 방지막 패턴(145)에 의해 억제될 수 있다. 결과적으로, 게이트 전극층(155)이 상기 확산 및 상기 산화에 의해 열화되는 것을 방지할 수 있다.
일 실시 예에 있어서, 확산 방지막 패턴(145)은 소정 크기의 길이(l145) 및 두께(t145)를 가질 수 있다. 확산 방지막 패턴(145)의 길이(l145)는 강유전층 패턴(120a)의 길이(l120a)와 실질적으로 동일할 수 있다. 확산 방지막 패턴(120a)의 두께(t145)는 상술한 물질 확산에 의한 산화 반응을 억제하기에 충분한 크기로 제어될 수 있다. 일 예로서, 확산 방지막 패턴(120a)의 두께(t145)는 약 5 내지 30 nm 일 수 있다. 또한, 도 2a를 참조하면, 확산 방지막 패턴(145)은 소정의 폭(W0)에 대응되는 크기의 폭을 가질 수 있다
한편, 절연 패턴(135)은 소정 크기의 길이(l135) 및 두께(t135)를 가질 수 있다. 절연 패턴(135)의 길이(l135)는 비-강유전층 패턴(120b)의 길이(l120b)와 실질적으로 동일할 수 있다. 절연 패턴(135)의 두께(t135)는 확산 방지막 패턴(145)의 두께(t145)와 실질적으로 동일할 수 있다. 또한, 도 2a를 참조하면, 절연 패턴(135)은 소정의 폭(W0)에 대응되는 크기의 폭을 가질 수 있다.
절연 패턴(135)는 비정질 구조를 가질 수 있다. 절연 패턴(135)는 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 절연 패턴(135)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물 등을 포함할 수 있다. 확산 방지막 패턴(145)은 결정질 구조를 가질 수 있다. 확산 방지막 패턴(145)는 일 예로서, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 확산 방지막 패턴(145)는 강유전층 패턴(120a)과 서로 다른 격자 상수를 가질 수 있다. 후술하는 바와 같이, 확산 방지막 패턴(145)은, 강유전 결정화 유도층의 형태로서 강유전성 물질층의 결정화 열처리에 참여할 수 있다. 구체적으로, 상기 강유전 결정화 유도층은, 상기 결정화 열처리 시에, 강유전층 패턴(120a)이 강유전성의 결정 구조를 가지도록 유도하는 역할을 수행할 수 있다. 확산 방지막 패턴(145)이 강유전층 패턴(120a)과 서로 다른 격자 상수를 가짐으로써, 상기 강유전성 물질층으로부터 결정화되는 강유전층 패턴(120a)의 내부에 변형(strain)을 형성할 수 있다. 상기 변형(strain)은 강유전층 패턴(120a) 내부에 변전 효과(flexoelectric effect)에 의한 전계를 형성할 수 있다. 상기 전계는 강유전층 패턴(120a)의 결정화 과정에서, 강유전층 패턴(120a)의 강유전성을 안정적으로 유지시키는 역할을 할 수 있다. 결국, 상기 강유전 결정화 유도층은, 상기 결정화 열처리 공정 후에 패터닝되어 확산 방지막 패턴(145)으로서 강유전층 패턴(120a)과 게이트 전극층(155) 사이에 잔존할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 4 내지 도 6, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 사시도이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 구조를 A-A'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이며, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 구조를 B-B'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이다.
도 3의 S110 단계를 참조하면, 도 4 내지 도 6과 관련된 공정을 수행하여, 채널 구조물(1010)을 포함하는 기판(101)을 준비한다. 이때, 채널 구조물(1010)은 바닥면(101a)과 측벽면(101b, 101c)을 가지는 제1 트렌치 패턴(10a)을 가진다.
구체적인 실시 예에서, 먼저, 도 4를 참조하면, 기판(101)을 준비하고, 상기 기판(101)을 선택적으로 이방성 식각하여 채널 구조물(1010)을 형성한다. 채널 구조물(1010)은 식각된 기판(601)의 제1 및 제2 표면(101S1, 101S2)로부터 상부로 돌출되도록 형성될 수 있다. 기판(101)은 반도체 물질을 포함할 수 있다. 일 예에서, 기판(101)은 p형으로 도핑된 실리콘 기판일 수 있다. 채널 구조물(1010)은 상부면(101t) 및 양쪽 측부면(101u, 101v)을 구비할 수 있다. 채널 구조물(1010)은 x-방향, y-방향 및 z-방향을 따라, 각각 소정 크기의 길이(L1), 폭(W1) 및 높이(H1)를 가질 수 있다. 여기서, 길이(L1)는 x-방향을 따라 측정되는, 소스 영역(170)과 드레인 영역(180)이 형성될 영역 사이의 가장 먼 거리를 의미하며, 높이(H1)는 기판(101)의 제1 및 제2 표면(101S1, 101S2)로부터 채널 구조물(1010)의 상면까지의 거리를 의미할 수 있다.
이어서, 도 5를 참조하면, 기판(101) 상에서 채널 구조물(1010)을 둘러싸는 층간 절연층(105)을 형성한다. 이때, 채널 구조물(1010)의 상부면(601t)과 층간 절연층(105)의 상면은 동일 평면에 위치하도록 평탄화될 수 있다. 층간 절연층(105)을 형성하는 방법은 일 예로서, 화학기상증착법, 코팅법 등이 적용될 수 있다. 상기 평판화 방법은 일 예로서, 화학적 기계적 연마법 또는 에치백 등이 적용될 수 있다. 층간 절연층(105)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
이어서, 도 6을 참조하면, 채널 구조물(1010) 및 층간 절연층(105)을 각각 식각하여 트렌치(10)를 형성한다. 트렌치(10)는 제1 트렌치 패턴(10a) 및 제2 트렌치 패턴(10b)를 포함할 수 있다.
구체적인 실시예에서, 도 5의 구조물에서, 채널 구조물(1010)을 선택적으로 식각하여, 제1 트렌치 패턴(10a)을 형성한다. 제1 트렌치 패턴(10a)은 x-방향 및 y-방향으로 이루어지는 평면 상에 배치되는 채널 구조물(1010)의 바닥면(101a)를 구비하고, y-방향 및 z-방향으로 이루어지는 평면 상에 배치되는 채널 구조물(1010)의 측벽면(101b, 101c)을 구비할 수 있다.
또한, 층간 절연층(105)를 선택적으로 식각하여 제2 트렌치 패턴(10b)을 형성한다. 이때, 층간 절연층(105)에 대한 두께 방향, 즉, z-방향으로의 식각량은 제1 트렌치 패턴(10a)을 형성할 때 채널 구조물(1010)에 대해 진행한 두께 방향, 즉, z-방향으로의 식각량보다 클 수 있다. 그 결과, 식각된 층간 절연층(105)의 표면으로부터 채널 구조물(1010)이 돌출될 수 있다. 상기 돌출된 채널 구조물(1010)의 영역을 채널 리세스 영역(1010a)으로 명명할 수 있다. 채널 리세스 영역(1010a)에서, 채널 구조물(6010)은 제2 트렌치 패턴(10b)에 의해 형성되는 상부면(101d) 및 양쪽 측부면(101e, 101f)를 구비한다. 이때, 상부면(101d)는 제1 트렌치 패턴(10a)에 의해 형성된 채널 구조물(1010)의 바닥면(101a)와 동일한 면이다.
도 3의 S120 단계, 및 도 7a 내지 도 7c와 관련된 공정을 수행하여, 제1 트렌치 패턴(10a)의 바닥면(101a) 및 측벽면(101b, 101c) 상에 비정질의 강유전성 물질층(1200)을 형성한다. 또한, 제2 트렌치 패턴(10b)에 의해 형성되는 채널 구조물(1010)의 상부면(101d) 및 측부면(101e, 101f) 상에 상기 강유전성 물질층(1200)을 형성할 수 있다. 이때, 강유전성 물질층(1200)의 하부에 계면 절연층(110)이 추가로 형성될 수 있다.
구체적인 실시예에서, 도 7a 및 도 7b를 참조하면, 제1 트렌치 패턴(10a)의 내벽면(101a, 101b, 101c)을 따라, 채널 리세스 영역(1010a) 상에 계면 절연층(110) 및 강유전성 물질층(1200)이 순차적으로 형성된다. 또한, 도 7a 및 도 7c를 참조하면, 채널 리세스 영역(1010a)에 위치한 채널 구조물(1010)의 상부면(101d) 및 측부면(101e, 101f)의 일부분, 및 층간 절연층(105)의 상면에 계면 절연층(110) 및 강유전성 물질층(1200)이 순차적으로 형성된다.
일 실시 예에 있어서, 계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다. 일 예로서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(110)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다. 계면 절연층(110)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성될 수 있다. 계면 절연층(110)은 비정질의 형태로 형성될 수 있다. 계면 절연층(110)은 일 예로서, 0 초과 5 nm 이하의 두께를 가질 수 있다.
일 실시 예에 있어서, 강유전성 물질층(1200)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 물질층(1200)은 적어도 하나의 도펀트를 포함할 수 있다. 강유전성 물질층(1200)은 일 예로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 둘 이상의 조합을 도펀트로서, 포함할 수 있다.
강유전성 물질층(1200)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성될 수 있다. 강유전성 물질층(1200)이 도펀트를 포함하는 경우, 상기 도펀트는 박막이 증착될 때 소스 물질과 함께 박막 내에 주입되거나, 박막이 증착된 후에 이온주입법 등에 의해 주입될 수 있다. 강유전성 물질층(1200)은 비정질의 형태로 형성될 수 있다. 강유전성 물질층(1200)은 일 예로서, 5 내지 15 nm의 두께를 가지도록 형성될 수 있다.
도 3의 S130 단계, 도 8a, 도 8b 및 도 8c와 관련된 공정을 수행하여, 제1 트렌치 패턴(10a)의 바닥면(101a) 상에 위치하는 강유전성 물질층(1200) 상에서, 바닥면(101a)에 수직인 방향을 따라 절연층(130) 및 강유전 결정화 유도층(140)을 교대로 적층한다.
구체적인 실시 예에서, 도 8a 내지 도 8c를 참조하면, 제1 및 제2 트렌치 패턴(10a, 10b)의 내부에 위치하는 강유전성 물질층(1200) 상에, 절연층(130) 및 강유전 결정화 유도층(140)을 교대로 적층한다. 일 실시 예에 따르면, 절연층(130)이 강유전성 물질층(1200)과 직접 접촉하도록 먼저 형성한 후에, 이어서, 강유전 결정화 유도층(140)을 절연층(130) 상에 형성한다. 이후에, 절연층(130)과 강유전 결정화 유도층(140)을 교대로 적층할 수 있다.
절연층(130) 및 강유전 결정화 유도층(140)은 박막 형성 공정 조건을 제어하여, 도 8b에서와 같이, 바닥면(101a)에 수직인 방향으로 형성될 수 있다. 즉, 측벽면(101b, 101c)으로부터 절연층(130) 및 강유전 결정화 유도층(140)이 성장하지 않도록 제어될 수 있다. 또한, 도 8c에서와 같이, 절연층(130) 및 강유전 결정화 유도층(140)은 상부면(101d) 및 제1 및 제2 표면(101S1, 101S2)에 수직한 방향을 따라 형성될 수 있다. 즉, 측부면(101e, 101f)으로부터 절연층(130) 및 강유전 결정화 유도층(140)이 성장하지 않도록 제어될 수 있다. 이에 따라, 적층되는 절연층(130) 및 강유전 결정화 유도층(140)의 측면부가, 측벽면(101b, 101c) 상의 강유전성 물질층(1200)과 교대로 접촉할 수 있다.
절연층(130)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물 등을 포함할 수 있다. 절연층(130)은 비정질 구조를 가질 수 있다. 강유전 결정화 유도층(140)은 일 예로서, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 강유전 결정화 유도층(140)은 결정질 구조를 가질 수 있다. 일 예로서, 강유전 결정화 유도층(140)은 단결정 또는 다결정 구조를 가질 수 있다.
절연층(130) 및 강유전 결정화 유도층(140)을 형성하는 방법은 일 예로서, 비등방성 증착 방법을 적용할 수 있다. 상기 비등방성 증착 방법은, 일 예로서, 스퍼터링 방법 또는 화학기상증착법과 같은 증착 방법과 전계를 이용하여 박막 증착 방향을 유도하는 방법을 함께 적용하여, 수행될 수 있다. 즉, 상기 증착 방법을 수행할 때, 플라즈마 등에 의해 소스 물질을 분해하여 상기 소스 물질이 전하를 가지도록 한다. 이어서, 바닥면(101a), 제1 및 제2 표면(101e, 101f)에 수직한 방향으로 전계를 인가하여, 상기 소스 물질이 바닥면(101a) 및 제1 및 제2 표면(101e, 101f)에 흡착한 뒤에, 바닥면(101a) 및 제1 및 제2 표면(101e, 101f)에 수직한 방향으로 성장하도록 할 수 있다. 이때, 측벽면(101b, 101c) 상에 배치되는 강유전성 물질층(1200) 상에는 절연층(130) 및 강유전 결정화 유도층(140)이 형성되지 않도록 한다.
도 8a 및 도 8b를 참조하면, 절연층(130) 및 강유전 결정화 유도층(140)은 소정의 두께(t130, t140)를 각각 가지도록 형성될 수 있다. 강유전 결정화 유도층(140)의 두께(t140)는, 도 1b에 도시되는 바와 같이, 강유전성 물질층(1200) 중 강유전층 패턴(120a)으로 결정화될 부분의 길이(l120a)를 고려하여 결정될 수 있다. 일 예로서, 강유전 결정화 유도층(140)의 두께(t140)은 약 5 내지 30nm일 수 있다. 절연층(130)의 두께(t130)는 도 1b에 도시되는 바와 같이, 강유전성 물질층(1200) 중 비-강유전층 패턴(120b)으로 결정화될 부분의 길이(l120b)를 고려하여 결정될 수 있다. 또한, 절연층(130)의 두께(t130)는 강유전층 패턴(120a) 사이의 간격을 고려하여 결정될 수 있다. 일 예로서, 절연층(130)의 두께(t130)는 1 내지 30 nm일 수 있다.
도 3의 S140 단계, 도 9a, 도 9b, 및 도 9c와 관련된 공정을 수행하여, 강유전 결정화 유도층(140)과 접촉하는 강유전성 물질층(1200)의 부분을 결정화 시켜 강유전층 패턴(120a)을 형성한다.
구체적으로, 도 9a, 도 9b 및 도 9c를 참조하면, 결정화 열처리를 진행하여, 강유전성 물질층(1200)을 결정화시킨다. 이때, 결정질 구조인 강유전 결정화 유도층(140)은, 비정질인 강유전성 물질층(1200)이 강유전성을 가지도록 결정화를 유도하는 강유전 시드층으로 기능할 수 있다. 강유전 결정화 유도층(140)과 접촉하는 강유전성 물질층(1200)의 부분은 결정화 후에, 강유전성을 가지는 강유전층 패턴(120a)으로 변환될 수 있다. 반면에, 절연층(130)과 접촉하는 강유전성 물질층(1200)의 부분은 결정화 후에, 강유전성을 가지지 않을 수 있다. 즉, 비-강유전층 패턴(120b)으로 변환될 수 있다.
상기 결정화 열처리는 일 예로서, 약 500℃ 내지 1000℃의 공정 온도에서 진행될 수 있다. 일 예로서, 상기 결정화 열처리는 산화 분위기에서 진행될 수 있다. 다른 예로서, 상기 결정화 열처리는 비반응성 가스 분위기에서 진행될 수 있다. 또다른 예로서, 상기 결정화 열처리는 환원 분위기에서 진행될 수 있다.
도 3의 S150 단계 및 도 10a, 도 10b 및 도 10c를 참조하면, 상기 결정화 열처리가 완료된 후에, 절연층(130)과 강유전 결정화 유도층(140)은 제거될 수 있다. 이에 따라, 강유전층 패턴(120a) 및 비-강유전층 패턴(120b)가 노출될 수 있다. 상기 제거 방법은 습식 식각, 건식 식각, 또는 이들의 조합에 의해 진행될 수 있다.
도 3의 S160 단계, 도 11a, 11b, 11c 및 도 12a, 12b, 12c와 관련한 공정을 진행하여, 제1 및 제2 트렌치 패턴(10a, 10b) 내부를 전도성 물질로 채워서 게이트 전극층(155)을 형성한다.
구체적으로, 도 11a, 도 11b, 및 도 11c를 참조하면, 절연층(130)과 강유전 결정화 유도층(140)이 제거된 제1 및 제2 트렌치 패턴(10a, 10b) 내부에 전도성 물질막(150)을 형성한다. 또한, 전도성 물질막(150) 상에 상부 전도성 박막(160)을 형성한다.
전도성 물질막(150) 및 상부 전도성 박막(160)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 상부 전도성 박막(160)은 전도성 물질막(150)보다 비저항이 낮은 물질을 포함할 수 있다. 전도성 물질막(150) 및 상부 전도성 박막(160)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링법을 이용하여 형성할 수 있다. 이어서, 도 12, 도 12b, 및 도 12c를 참조하면, 전도성 물질막(150) 및 상부 전도성 박막(160)을 선택적으로 식각하여, 게이트 전극층(155) 및 상부 전극층(165)을 형성한다.
도 3의 S160 단계 및 도 12a, 12b, 및 12c와 관련한 공정을 진행하여, 게이트 전극층(155)의 서로 다른 양단에 위치하는 채널 구조물(1010)에 소스 영역(170) 및 드레인 영역(180)을 형성한다. 구체적으로, 게이트 전극층(155) 및 상부 전극층(165)이 형성됨에 따라, 노출되는 채널 구조물(1010)에 대해 도펀트를 주입하는 공정을 실시하여, 소스 영역(170) 및 드레인 영역(180)을 형성할 수 있다. 일 실시 예로서, 채널 구조물(1010)이 소정 유형의 도펀트로 도핑된 경우, 소스 영역(170) 및 드레인 영역(180)은 채널 구조물(1010)과 반대 유형의 도펀트로 도핑된 영역일 수 있다. 일 예로서, 채널 구조물(1010)이 p형으로 도핑된 경우, 소스 및 드레인 영역(170, 180)은, 채널 구조물(1010)에 n형 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 다른 예로서, 채널 구조물(1010)이 n형으로 도핑된 경우, 소스 및 드레인 영역(170, 180)은, 채널 구조물(1010)에 p형 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 상기 도펀트 주입 방법은 일 예로서, 이온 주입 방법을 적용할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자를 제조할 수 있다. 제조되는 강유전성 반도체 소자는 도 1a 내지 도 1c와 관련하여 상술한 강유전성 반도체 소자(1)와 실질적으로 동일할 수 있다.
몇몇 실시 예들에 있어서, 도 7a, 도 7b 및 도 7c와 관련된 공정에서, 계면 절연층(110)을 생략할 수 있다. 이 경우, 강유전성 물질층(1200)이, 채널 구조물(1010)과 층간 절연층(105) 상에 직접 형성될 수 있다.
도 13은 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 14a, 도 15a 및 도 16a는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 사시도이다. 도 14b, 도 15b, 및 도 16b는 각각 도 14a, 도 15a, 및 도 16a의 구조를 A-A'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이며, 도 14c, 도 15c 및 도 16c는 도 14a, 도 15a 및 도 16a의 구조를 B-B'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이다.
도 13의 S210 단계 내지 S240 단계의 공정은 도 3의 S110 단계 내지 S140 단계의 공정과 실질적으로 동일하다. 그 결과, 도 9a, 도 9b 및 도 9c와 관련하여 상술한 구조물과 실질적으로 동일한 구조물을 형성할 수 있다.
도 13의 S250 단계, 도 14a, 도 14b 및 도 14c와 관련된 공정을 수행하여, 상술한 도 9a, 도 9b 및 도 9c와 관련하여 상술한 구조물에서, 제1 및 제2 트렌치 패턴(10a, 10b) 내부의 절연층(130) 및 강유전 결정화 유도층(140)을 선택적으로 식각하여, 절연층 패턴(135) 및 확산 방지막 패턴(145)을 형성한다.
구체적으로 도 14a 및 도 14b를 참조하면, 절연층(130) 및 강유전 결정화 유도층(140)을 선택적으로 비등방성 식각하여 홀(H1)을 형성한다. 이때, 홀(H1)의 바닥면에 해당하고, 비-강유전층 패턴(120b)와 접촉하는 절연층(130)의 최하층에 대응되는 절연층 패턴(135)은 식각되지 않고 잔존할 수 있다. 절연층 패턴(135) 및 확산 방지막 패턴(145)은 비-강유전층 패턴(120b) 및 강유전층 패턴(120a)의 측면부 상에서 소정의 폭(S1)을 가지도록 패터닝될 수 있다.
확산 방지막 패턴(145)은, 강유전층 패턴(120a)와 접촉하는 강유전 결정화 유도층(140)의 일부분일 수 있다. 확산 방지막 패턴(145)은 강유전층 패턴(120a)과 후술하는 게이트 전극층(155) 사이에서, 확산에 의한 물질 이동을 억제하는 역할을 수행할 수 있다. 확산 방지막 패턴(145)의 폭(S1)는 상기 확산을 효과적으로 억제할 수 있도록 제어될 수 있다. 일 예로서, 확산 방지막 패턴(145)의 폭(S1)는 약 5 내지 30 nm 일 수 있다. 절연층 패턴(135)은 비-강유전층 패턴(120b)과 접촉하는 절연층(130)의 일부분일 수 있다.
도 13의 S260 단계, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b 및 도 16c와 관련된 공정을 수행하여, 절연층 패턴(135) 및 확산 방지막 패턴(145)이 형성된 제1 및 제2 트렌치 패턴(10a, 10b)의 내부를 전도성 물질로 채워서 게이트 전극층(155)을 형성한다. 본 단계의 공정은, 도 3의 S160 단계, 도 11a, 도 11b, 도 11c, 도 12a, 도12b, 및 도 12c와 관련하여 상술한 공정과 실질적으로 동일하다.
이어서, 도 13의 S260 단계 및 도 16a, 도 16b 및 도 16c와 관련된 공정을 수행하여, 게이트 전극층(155)의 서로 다른 양단에 위치하는 채널 구조물(1010)에 소스 영역(170) 및 드레인 영역(180)을 형성한다. 본 단계의 공정은, 도 3의 S160 단계, 도 12a, 도 12b 및 도 12c와 관련하여 상술한 공정과 실질적으로 동일하다.
상술한 공정을 진행하여, 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자를 제조할 수 있다. 제조되는 강유전성 반도체 소자는 도 2a 내지 도 2c와 관련하여 상술한 강유전성 반도체 소자(2)와 실질적으로 동일할 수 있다.
상술한 본 개시의 실시 예에 따르면, 결정립의 크기 및 상기 결정립 크기의 균일도가 제어된 강유전층 패턴을 포함하는 강유전성 반도체 소자를 제조할 수 있다. 강유전 결정화 유도층을 이용하여, 강유전층 패턴의 결정립 크기 및 결정립 크기의 균일도를 제어할 수 있다. 그 결과 제조되는 상기 강유전층 패턴의 경우, 결정립 내에 형성되는 분극 축을 균일하게 정렬될 수 있으며, 결정립 간 상기 분극 축의 정렬도 편차가 감소될 수 있다. 상기 결정립 내에 형성되는 강유전 분극은 상기 분극 축에 평행하도록 정렬되기 때문에, 상기 분극 축의 정렬도가 향상됨으로써, 상기 강유전층 패턴의 강유전 분극의 크기가 향상될 수 있다. 결과적으로, 강유전 분극 스위칭 동작의 신뢰성을 향상시킬 수 있는 강유전성 반도체 소자를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 강유전성 반도체 소자,
10: 트렌치, 10a: 제1 트렌치 패턴, 10b: 제2 트렌치 패턴,
20: 유전층,
101: 기판, 101a: 바닥면, 101b 101c: 측벽면, 101S1 101S2: 기판의 표면, 101d 101t: 상부면,
105: 채널층, 110: 계면 절연층,
120a: 강유전층 패턴, 120b: 비-강유전층 패턴,
130: 절연층, 140: 강유전 결정화 유도층,
135: 절연 패턴, 145: 확산 방지막 패턴,
150: 전도성 물질막, 160: 상부 전도성 박막,
155: 게이트 전극층, 165: 상부 전극층,
1010: 채널 구조물, 1010a: 채널 리세스 영역,
1200: 강유전성 물질층.

Claims (20)

  1. 채널 구조물을 구비하는 기판, 상기 채널 구조물은 바닥면과 측벽면을 구비하는 트렌치 패턴을 포함함;
    상기 바닥면과 상기 측벽면 상에 배치되는 유전층; 및
    상기 유전층 상에 배치되는 게이트 전극층을 포함하고,
    상기 유전층은 상기 측벽면을 따라 배치되는 강유전층 패턴(ferroelectric layer pattern) 및 비-강유전층 패턴(non-ferroelectric layer pattern)을 포함하고,
    상기 게이트 전극층과 상기 강유전층 패턴 사이에 배치되고 결정질 구조를 가지는 확산 방지막 패턴, 및 상기 게이트 전극층과 상기 비-강유전층 패턴 사이에 배치되고 비정질 구조를 가지는 절연 패턴을 더 포함하고,
    상기 확산 방지막 패턴과 상기 절연 패턴은 상기 측벽면을 따라 교대로 배치되며,
    상기 확산 방지막 패턴은 상기 강유전층 패턴과 접촉하고, 상기 절연 패턴은 상기 비-강유전층 패턴과 접촉하는
    강유전성 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층 패턴과 상기 비-강유전층 패턴은 서로 교대로 배치되는
    강유전성 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층 패턴과 상기 비-강유전층 패턴은 결정질(crystalline) 구조를 가지는
    강유전성 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 강유전층 패턴과 상기 비-강유전층 패턴은 서로 다른 결정 격자 구조(crystal lattice structure)를 가지는
    강유전성 반도체 소자.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 확산 방지막 패턴은
    상기 강유전층 패턴과 서로 다른 격자 상수를 가지는 결정질(crystalline) 구조를 가지는
    강유전성 반도체 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 확산 방지막 패턴은
    티타늄 질화물, 또는 탄탈륨 질화물을 포함하는
    강유전성 반도체 소자.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 전극층의 서로 다른 양단에 위치하는 상기 채널 구조물에 형성되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 반도체 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층 패턴은
    하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 강유전층 패턴은
    탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 반도체 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층 패턴은
    길이 방향과 두께 방향이 이루는 평면 상에서, 단일 결정립(single grain)의 단면 구조를 가지는
    강유전성 반도체 소자.
  14. 삭제
  15. 채널 구조물을 구비하는 기판을 제공하는 단계, 상기 채널 구조물은 바닥면과 측벽면을 가지는 트렌치 패턴을 포함함;
    상기 바닥면 및 상기 측벽면 상에 비정질의 강유전성 물질층을 형성하는 단계;
    상기 바닥면 상에 위치하는 상기 강유전성 물질층 상에, 상기 바닥면에 수직한 방향을 따라 절연층 및 강유전 결정화 유도층을 교대로 적층하는 단계; 및
    상기 강유전 결정화 유도층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 강유전층 패턴을 형성하고, 상기 절연층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 비-강유전층 패턴을 형성하는 단계를 포함하고,
    상기 강유전층 패턴 및 상기 비-강유전층 패턴을 형성한 후에, 상기 절연층 및 상기 강유전 결정화 유도층을 제거하는 단계;
    상기 트렌치 내부를 전도성 물질로 채워서, 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층의 서로 다른 양단에 위치하는 상기 채널 구조물에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는
    강유전성 반도체 소자의 제조 방법.
  16. 채널 구조물을 구비하는 기판을 제공하는 단계, 상기 채널 구조물은 바닥면과 측벽면을 가지는 트렌치 패턴을 포함함;
    상기 바닥면 및 상기 측벽면 상에 비정질의 강유전성 물질층을 형성하는 단계;
    상기 바닥면 상에 위치하는 상기 강유전성 물질층 상에, 상기 바닥면에 수직한 방향을 따라 절연층 및 강유전 결정화 유도층을 교대로 적층하는 단계; 및
    상기 강유전 결정화 유도층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 강유전층 패턴을 형성하고, 상기 절연층과 접촉하는 상기 강유전성 물질층의 부분을 결정화하여 비-강유전층 패턴을 형성하는 단계를 포함하고,
    상기 강유전층 패턴 및 상기 비-강유전층 패턴을 형성한 후에, 상기 트렌치 패턴 내부의 상기 강유전 결정화 유도층 및 상기 절연층을 선택적으로 식각하여, 상기 강유전층 패턴 상에 확산 방지막 패턴을 형성하고, 상기 비-강유전층 패턴 상에 절연층 패턴을 형성하는 단계;
    상기 확산 방지막 패턴 및 상기 절연층 패턴이 형성된 상기 트렌치의 내부를 전도성 물질로 채워서, 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층의 서로 다른 양단에 위치하는 상기 채널 구조물에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는
    강유전성 반도체 소자의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항 또는 제16 항에 있어서,
    상기 절연층 및 상기 강유전 결정화 유도층을 교대로 적층하는 단계는
    상기 절연층 및 상기 강유전 결정화 유도층의 측면부가, 상기 측벽면 상의 상기 강유전성 물질층과 교대로 접촉하도록 하는 단계를 포함하는
    강유전성 반도체 소자의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항 또는 제16 항에 있어서,
    상기 강유전층 패턴은
    길이 방향과 두께 방향이 이루는 평면 상에서, 단일 결정립(single grain)의 단면 구조를 가지는
    강유전성 반도체 소자의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
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    상기 강유전성 물질층은
    하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항 또는 제16 항에 있어서,
    상기 강유전 결정화 유도층은
    티타늄 질화물, 또는 탄탈륨 질화물을 포함하는
    강유전성 반도체 소자의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190115508A (ko) * 2018-03-15 2019-10-14 에스케이하이닉스 주식회사 강유전성 메모리 장치
TWI739051B (zh) * 2018-12-13 2021-09-11 財團法人工業技術研究院 鐵電記憶體
KR20210072635A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
TWI744784B (zh) * 2020-02-03 2021-11-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
CN111370410B (zh) * 2020-03-17 2023-07-25 中国科学院微电子研究所 一种三维nand存储器及其制造方法
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
KR20210143076A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
KR20210143046A (ko) * 2020-05-19 2021-11-26 삼성전자주식회사 산화물 반도체 트랜지스터
US11594542B2 (en) * 2020-10-16 2023-02-28 Ferroelectric Memory Gmbh Remanent polarizable capacitive structure, memory cell, and methods thereof
US20220140147A1 (en) * 2020-11-04 2022-05-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
CN116435343B (zh) * 2023-04-17 2024-02-09 西安电子科技大学 一种侧壁刻蚀修复的Mos-Type沟槽型功率器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040057274A1 (en) * 2002-09-19 2004-03-25 Klaus Dimmler Ferroelectric transistor for storing two data bits
US20090127603A1 (en) * 2007-11-09 2009-05-21 Koji Yamakawa Semiconductor memory device and manufacturing method thereof
US20170005261A1 (en) * 2014-09-09 2017-01-05 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19850852A1 (de) * 1998-11-04 2000-05-11 Siemens Ag Ferroelektrischer Transistor und Verfahren zu dessen Herstellung
JP2014053571A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US8796751B2 (en) * 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
WO2017171851A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
TWI731863B (zh) * 2016-06-30 2021-07-01 聯華電子股份有限公司 氧化物半導體電晶體以及其製作方法
TWI726128B (zh) * 2017-07-17 2021-05-01 聯華電子股份有限公司 半導體元件及其製作方法
US10515857B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor devices
JP2019169574A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10702940B2 (en) * 2018-08-20 2020-07-07 Samsung Electronics Co., Ltd. Logic switching device and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040057274A1 (en) * 2002-09-19 2004-03-25 Klaus Dimmler Ferroelectric transistor for storing two data bits
US20090127603A1 (en) * 2007-11-09 2009-05-21 Koji Yamakawa Semiconductor memory device and manufacturing method thereof
US20170005261A1 (en) * 2014-09-09 2017-01-05 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same

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