CN115799332B - 一种极性硅基高电子迁移率晶体管及其制备方法 - Google Patents

Abstract

本发明提供了一种极性硅基高电子迁移率晶体管及其制备方法，包括衬底以及依次沉积在所述衬底上的第一半导体层、缓冲层、N极性过渡层、第二半导体层、耗尽层、第三半导体层；所述缓冲层包括依次沉积在所述衬底上的GaN层、AlN层和Si₃N₄层，所述N极性过渡层包括依次沉积在所述缓冲层上的AlGaN层和BN层，所述耗尽层为GaON层；其中，所述GaN层的生长温度小于所述AlN层的生长温度，所述GaN层的生长压力大于所述AlN层的生长压力，本发明能够限制二维电子气，具有更好的关断能力和更好的开启能力，并降低短沟道效应的影响以及更低的表面接触电阻。

Description

一种极性硅基高电子迁移率晶体管及其制备方法

技术领域

本发明属于晶体管的技术领域，具体地涉及一种极性硅基高电子迁移率晶体管及其制备方法。

背景技术

在化合物半导体电子器件中，高电子迁移率晶体管(HEMT)是应用于高频大功率场合最主要的电子器件。这种器件依靠III族氮化物半导体的自发极化和压电极化效应，在异质结界面形成具有量子效应的二维电子气(2DEG)导电沟道，2DEG的密度、迁移率和饱和速率等决定了器件的电流处理能力。其中，基于GaN及相关III-V族氮化物材料(AlN、InN)的HEMT器件是目前化合物半导体电子器件的研究热点。与第二代半导体GaAs相比，GaN具有宽禁带、临界击穿电场高、电子饱和速度高、热导率高、抗辐照能力强等优势，因此GaNHEMT具有优异的高频、耐压、耐高温、耐恶劣环境特性，被大量应用在射频微波以及功率开关等领域。

基于AlGaN/GaN异质结的高电子迁移率晶体管(HighElectronMobilityTransistor，HEMT)具有低导通电阻、高击穿电压、高开关频率等优势，因此能够在各类电力转换***中作为核心器件使用，在节能减耗方面有重要的应用前景。然而，由于III族氮化物材料体系的极化效应，一般而言，基于AlGaN/GaN异质结的HEMT均是耗尽型(常开)，该类型的器件应用于电路级***中时，需要设计负极性栅极驱动电路，以实现对器件的开关控制，这极大增加了电路的复杂性与成本。此外，耗尽型器件在失效安全能力方面存在缺陷，因此，无法真正实现商业化应用。为解决该问题，基于p型栅技术制备增强型HEMT是一种可行方案，而在AlGaN/GaNHFET中，2DEG(二维电子气)载流子密度由AlGaN势垒层的成分和厚度决定，对于p-GaN栅HFET，p-GaN层能耗尽2DEG，但是，要确保2DEG在零栅极偏置时完全耗尽，即获得增强型器件(或者说为了获得较大阈值的增强型器件，如大于1V阈值电压)，AlGaN势垒层必须足够薄，这就会限制非栅控接入区域中的载流子密度，但存在短沟道效应（相对基板晶面的注入离子束的入射角度的种种变化，使注入离子的纵向分布发生改变），从而导致器件的最大直流跨导下降、阙值电压漂移、输出曲线不饱和以及频率栅长乘积下降，对器件的电学性能和稳定性能造成不利的影响。

发明内容

为了解决上述技术问题，本发明提供了一种极性硅基高电子迁移率晶体管及其制备方法，用于解决现有技术中存在的技术问题。

第一方面，本发明实施例提供以下技术方案，一种极性硅基高电子迁移率晶体管，包括衬底以及依次沉积在所述衬底上的第一半导体层、缓冲层、N极性过渡层、第二半导体层、耗尽层、第三半导体层；

所述缓冲层包括依次沉积在所述衬底上的GaN层、AlN层和Si₃N₄层，所述N极性过渡层包括依次沉积在所述缓冲层上的AlGaN层和BN层，所述耗尽层为GaON层；

其中，所述GaN层的生长温度小于所述AlN层的生长温度，所述GaN层的生长压力大于所述AlN层的生长压力。

与现有技术相比，本申请的有益效果为：

1、由于GaN层的生长温度小于AlN层，生长压力大于AlN层，起到了提高缓冲层的结晶质量的作用，高温低压的AlN层加速了GaN层三维成核层形成的岛之间的合并，形成高质量的缓冲层，进一步降低与衬底之间的晶格失配和热失配，从而减少位错的产生和裂纹，较大的温度变化使得因热失配产生的压应力更为明显，生长初期压应力过大且外延厚度较薄，会产生层错从而释放应力，降低位错的产生，同时Si₃N₄层能够改变位错延伸方向，使之相交发生湮灭，减少漏电通道；

2、N极性过渡层的特性保证了后续层的N极性，使势垒层具有更强的背势垒，从而能够更有效的限制二维电子气，具有更好的关断能力和更好的开启能力，并降低短沟道效应的影响，并且可以通过降低沟道层厚度直接减小栅极与2DEG间距，无需复杂且不易控制的栅极凹槽工艺，来维持短沟道器件较高的纵横比，这利于实现器件的高频高效率，同时N极性过渡层中的BN层的B原子体积较小，可以***或填充位错造成的空白位置，B原子也可以起到一定的定位作用，避免位错继续延伸，减少了漏电通道；

3、耗尽层为GaON层能够隔离对势垒层的极化增强效应，耗尽栅下二维电子气，使器件关断，实现器件的增强，同时离子在GaON层中的散乱角小，最终的注入离子高度集中并局部化，减少了短沟道效应。

较佳的，所述GaN层的厚度范围为100nm~500nm，所述AlN层厚度范围为100nm~200nm，所述Si₃N₄层的厚度范围为100nm~200nm，所述AlGaN层和所述BN层的厚度范围均为100nm~150nm，所述耗尽层的厚度范围为30nm ~100nm。

较佳的，所述BN层中的B组分范围为0.01~0.2。

较佳的，所述第一半导体层为预铺Al层，所述第二半导体层包括依次沉积在所述N极性过渡层上的高阻层、沟道层以及势垒层，所述第三半导体层为GaN帽层。

较佳的，所述势垒层具体为Al_yGa_1-yN势垒层，其中，y=0.15~0.30。

第二方面，本发明实施例还提供以下技术方案，一种极性硅基高电子迁移率晶体管的制备方法，所述制备方法包括以下步骤：

提供一衬底；

在所述衬底上沉积第一半导体层；

在所述第一半导体层上沉积缓冲层，所述缓冲层包括依次沉积在所述衬底上的GaN层、AlN层和Si₃N₄层，其中，所述GaN层的生长温度小于所述AlN层的生长温度，所述GaN层的生长压力大于所述AlN层的生长压力；

在所述缓冲层沉积上N极性过渡层，所述N极性过渡层包括依次沉积在所述缓冲层上的AlGaN层和BN层；

在所述N极性过渡层上沉积第二半导体层；

在所述第二半导体层上沉积耗尽层，所述耗尽层为GaON层；

在所述耗尽层上沉积第三半导体层。

较佳的，所述GaN层的生长温度范围为550℃~800℃，所述AlN层的生长温度范围为1050℃~1100℃，所述Si₃N₄层的生长温度范围为950℃~1000℃，所述AlGaN层和所述BN层的生长温度范围均为1000℃~1020℃，所述耗尽层的生长温度范围为230℃~320℃。

较佳的，所述GaN层的生长压力范围为260torr~500torr，所述AlN层与所述Si₃N₄层的生长压力范围均为100torr~200torr，所述AlGaN层和所述BN层的生长压力范围均为50torr~200torr，所述耗尽层的生长压力范围为50torr~200torr。

较佳的，所述缓冲层的V/III比为200~1100，所述耗尽层的V/III比为500~1000。

较佳的，在所述衬底上沉积预铺Al层以形成所述第一半导体层，在所述N极性过渡层上依次沉积高阻层、沟道层以及势垒层以形成所述第二半导体层，在所述耗尽层上沉积GaN帽层以形成所述第三半导体层。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的极性硅基高电子迁移率晶体管的结构图；

图2为本发明实施例二提供的极性硅基高电子迁移率晶体管的制备方法的流程图。

附图标记说明：

以下将结合附图说明对本发明实施例作进一步说明。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明的实施例，而不能理解为对本发明的限制。

在本发明实施例的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明实施例中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明实施例中的具体含义。

实施例一

如图1所示，本发明第一实施例提供了一种极性硅基高电子迁移率晶体管，包括衬底1以及依次沉积在所述衬底1上的第一半导体层、缓冲层3、N极性过渡层4、第二半导体层、耗尽层8、第三半导体层；

所述缓冲层3包括依次沉积在所述衬底1上的GaN层31、AlN层32和Si₃N₄层33，所述N极性过渡层4包括依次沉积在所述缓冲层3上的AlGaN层41和BN层42，所述耗尽层8为GaON层；

其中，所述GaN层31的生长温度小于所述AlN层32的生长温度，所述GaN层31的生长压力大于所述AlN层32的生长压力；

具体的，在本实施例中，由于GaN层31的生长温度小于所述AlN层32、生长压力大于所述AlN层32，能够提高缓冲层3的结晶质量，同时高低压的AlN层32能够加速低温高压的GaN层31三维成核层形成的岛之间的合并，形成高质量的缓冲层3，进一步降低与衬底1之间的晶格失配和热失配，从而减少位错的产生和裂纹；

同时，GaN层31与AlN层32之间存在较大的温度差，使得因热失配产生的压应力更为明显，生长初期压应力过大且外延厚度较薄，会产生层错从而释放应力，降低位错的产生，进一步保证了该极性硅基高电子迁移率晶体管的质量；

可理解的是，通过缓冲层3中的Si₃N₄层33能够改变位错延伸方向，使之相交发生湮灭，减少漏电通道，通过设置N极性过渡层4，该N极性过渡层4具有N极性，使得第二半导体层中的势垒层7具有更强的背势垒，从而能够更有效的限制二维电子气，具有更好的关断能力和更好的开启能力，并降低短沟道效应的影响，并且可以通过降低沟道层6厚度直接减小栅极与2DEG间距，无需复杂且不易控制的栅极凹槽工艺，来维持短沟道器件较高的纵横比，这利于实现器件的高频高效率；

同时，所述N极性过渡层4包括AlGaN层41和BN层42，BN层42中的B原子体积较小，可以***或填充位错造成的空白位置，B原子也可以起到一定的定位作用，避免位错继续延伸，减少了漏电通道；

且所述耗尽层8为GaON层，GaON层能够隔离对势垒层7的极化增强效应，耗尽栅下二维电子气，使器件关断，实现器件的增强，同时离子在GaON层中的散乱角小，最终的注入离子高度集中并局部化，减少了短沟道效应。

在本实施例中，所述GaN层31的厚度范围为100nm~500nm，所述AlN层32厚度范围为100nm~200nm，所述Si₃N₄层33的厚度范围为100nm~200nm，所述 AlGaN层41和所述BN层42的厚度范围均为100nm~150nm，所述耗尽层8的厚度范围为30nm ~100nm；

优选的，所述GaN层31的厚度为300nm，所述AlN层32厚度为150nm，所述Si₃N₄层33的厚度为100nm，所述 AlGaN层41和所述BN层42的厚度均为150nm，所述耗尽层8的厚度为50nm。

在本实施例中，所述GaN层31的生长温度范围为550℃~800℃，所述AlN层32的生长温度范围为1050℃~1100℃，所述Si₃N₄层33的生长温度范围为950℃~1000℃，所述AlGaN层41和所述BN层42的生长温度范围均为1000℃~1020℃，所述耗尽层8的生长温度范围为230℃~320℃；

优选的，所述GaN层31的生长温度为600℃，所述AlN层32的生长温度为1060℃，所述Si₃N₄层33的生长温度为960℃，所述AlGaN层41和所述BN层42的生长温度均为1010℃，所述耗尽层8的生长温度为260℃。

在本实施例中，所述GaN层31的生长压力范围为260torr~500torr，所述AlN层32与所述Si₃N₄层33的生长压力范围均为100torr~200torr，所述AlGaN层41和所述BN层42的生长压力范围均为50torr~200torr，所述耗尽层8的生长压力范围为50torr~200torr；

优选的，所述GaN层31的生长压力为260torr，所述AlN层32与所述Si₃N₄层33的生长压力均为150torr，所述AlGaN层41和所述BN层42的生长压力均为150torr，所述耗尽层8的生长压力为100torr。

在本实施例中，所述BN层42中的B组分范围为0.01~0.2；

具体的，所述BN层42中的B组分具体为0.03，通过在N极性过渡层4中引入B原子，且B原子体积较小，可以***或填充位错造成的空白位置，同时B原子也可以起到一定的定位作用，避免位错继续延伸，减少了漏电通道。

在本实施例中，所述缓冲层3的V/III比为200~1100，所述耗尽层8的V/III比500~1000；

具体的，所述缓冲层3的V/III比具体为500，所述耗尽层8的V/III比具体为800；

值得说明的是，V/III比具体为通入的N源流量与通入的Ga源流量的摩尔流量的比值。

在本实施例中，所述第一半导体层为预铺Al层2，所述第二半导体层包括依次沉积在所述N极性过渡层4上的高阻层5、沟道层6以及势垒层7，所述第三半导体层为GaN帽层9。

在本实施例中，所述势垒层7具体为Al_yGa_1-yN势垒层，其中，y=0 .15~0 .30；

具体的，Al_yGa_1-yN势垒层的生长厚度范围为20nm~30nm，y=0 .15~0 .30，优选的，Al_yGa_1-yN势垒层的生长厚度为25nm，y=0 .25。

实施例二

如图2所示，本发明第二实施例提供了一种极性硅基高电子迁移率晶体管的制备方法，所述方法包括以下步骤：

S01、提供一衬底1；

具体的，在本实施例中，将衬底1放置于金属有机化合物化学气相沉淀(Metal-organicChemicalVaporDeposition，简称MOCVD),其中采用氨气（NH₃）作为N（氮）源，三甲基镓（TMGa）作为Ga（镓）源，三甲基铝（TMAl）作为Al（铝）源，硅烷（SiH₄）作为Si源，乙烯作为碳源，Bcl₃为B源，NH₃为N源，同时采用H₂或N₂作为载气，在反应室里，在温度在1000℃~1150℃条件下，采用H₂、NH₃高温处理衬底1，时间为4min~15 min，以免衬底1表面发生氧化或表面沾污，且衬底1具体为Si衬底。

S02、在所述衬底1上沉积第一半导体层；

其中，第一半导体层为预铺Al层2，其沉积过程如下：在通入H₂的环境下，在衬底1上进行预铺铝层，控制温度在860℃~960℃，反应室压力控制为50torr~80torr，通入三甲基铝（TMAl）作为Al源，时间控制在26s~46s，如此既能保证预铺Al层2的质量，又能避免产生过多的Al而导致在外延层形成多个颗粒析出，影响外延层表面的质量；

优选的，反应室温度为870℃，反应室压力为60torr，通入三甲基铝（TMAl）作为Al源，时间为36s。

S03、在所述第一半导体层上沉积缓冲层3，所述缓冲层3包括依次沉积在所述衬底1上的GaN层31、AlN层32和Si₃N₄层33，其中，所述GaN层31的生长温度小于所述AlN层32的生长温度，所述GaN层31的生长压力大于所述AlN层32的生长压力；

其中，缓冲层3的沉积过程如下：在H₂/N₂状态下，通入TMGa、SiN₄、TMAl和NH₃依次完成GaN层31、AlN层32和Si₃N₄层33的沉积，所述GaN层31的厚度范围为100nm~500nm，所述AlN层32厚度范围为100nm~200nm，所述Si₃N₄层33的厚度范围为100nm~200nm，所述GaN层31的生长温度范围为550℃~800℃，所述AlN层32的生长温度范围为1050℃~1100℃，所述Si₃N₄层33的生长温度范围为950℃~1000℃，所述GaN层31的生长压力范围为260torr~500torr，所述AlN层32与所述Si₃N₄层33的生长压力范围均为100torr~200torr，所述缓冲层3的V/III比200~1100；

优选的，所述GaN层31的厚度为300nm，所述AlN层32厚度为150nm，所述Si₃N₄层33的厚度为100nm，所述GaN层31的生长温度为600℃，所述AlN层32的生长温度为1060℃，所述Si₃N₄层33的生长温度为960℃，所述GaN层31的生长压力为260torr，所述AlN层32与所述Si₃N₄层33的生长压力均为150torr，所述缓冲层3的V/III比500。

S04、在所述缓冲层3上沉积N极性过渡层4，所述N极性过渡层4包括依次沉积在所述缓冲层3上的AlGaN层41和BN层42；

其中，所述N极性过渡层4的沉积过程如下：在N₂状态下，通入TMGa、TMAl、Bcl₃和NH₃，所述 AlGaN层41和所述BN层42的厚度范围均为100nm~150nm，所述AlGaN层41和所述BN层42的生长温度范围均为1000℃~1020℃，所述AlGaN层41和所述BN层42的生长压力范围均为50torr~200torr，BN层42中B的组分范围为0.01~0.2，AlGaN层41和BN层42的V/III为20000~30000，以保证极性的转换，使后续层的极性变为N极性；

优选的，所述 AlGaN层41和所述BN层42的厚度均为150nm，所述AlGaN层41和所述BN层42的生长温度均为1010℃，所述AlGaN层41和所述BN层42的生长压力均为150torr，BN层42中B的组分范围为0.03，AlGaN层41和BN层42的V/III为25000。

S05、在所述N极性过渡层4上沉积第二半导体层；

其中，第二半导体层包括高阻层5、沟道层6以及势垒层7，则高阻层5的沉积过程如下：在1000℃~1020℃的温度下，反应腔压力维持50torr~200torr，通入NH₃、TMGa和乙烯，沉积出生长厚度为2um~3um的自掺碳高阻GaN外延层，即高阻层5，其中，碳掺杂浓度为5E18atoms/cm³~1E19atoms/cm³；

优选的，温度为1010℃，反应腔压力维持150torr，通入NH₃、TMGa和乙烯，高阻层5的生长厚度为2.5um，碳掺杂浓度为5E18atoms/cm³；

沟道层6的沉积过程如下：在1030℃~1080℃的温度下，反应腔压力维持100torr~300torr，通入NH₃、TMGa，沉积出生长厚度为200nm~500nm的GaN沟道层，即沟道层6；

优选的，温度为1050℃，反应腔压力维持200torr，通入NH₃、TMGa，沟道层6的生长厚度为350nm；

势垒层7的沉积过程如下：在1030℃~1080℃的温度下，反应腔压力维持在50torr~200torr，通入NH₃、TMGa、TMAl，生长厚度为20nm~30nm的Al_yGa_1-yN势垒层，其中，y=0.15~0.30；

优选的，温度为1050℃，反应腔压力维持在150torr，通入NH₃、TMGa、TMAl，Al_yGa_1-yN势垒层的生长厚度为25nm其中，y=0.25。

S06、在所述第二半导体层上沉积耗尽层8，所述耗尽层8为GaON层；

其中，耗尽层8的沉积过程如下：通入TMGa、NH₃，N₂和O₂为生长气氛，沉积出GaON层，所述耗尽层8的厚度范围为30nm ~100nm，所述耗尽层8的生长温度范围为230℃~320℃，所述耗尽层8的生长压力范围为50torr~200torr，所述耗尽层8的V/III比500~1000；

优选的，所述耗尽层8的厚度为50nm，所述耗尽层8的生长温度为260℃，所述耗尽层8的生长压力为100torr。

S07、在所述耗尽层8上沉积第三半导体层；

其中，第三半导体层为GaN帽层9，GaN帽层9的沉积过程如下：在1030℃~1080℃的温度下，反应腔压力维持在50torr~200torr，通入NH₃、TMGa，沉积出生长厚度为2nm~5nm的GaN帽层9；

优选的，在1060℃的温度下，反应腔压力维持在150torr，通入NH₃、TMGa，GaN帽层9的生长厚度为5nm。

综上所述，本发明实施例提供的极性硅基高电子迁移率晶体管及其制备方法，通过改变了缓冲层3为GaN层31、AlN层32和Si₃N₄层33组成，***N极性过渡层4为AlGaN层41和BN层42，改变后续层的极性，***了耗尽层8为GaON层，由于GaN层31的生长温度小于AlN层32，生长压力大于AlN层32，起到了提高缓冲层3的结晶质量的作用，高温低压的AlN层32加速了GaN层31三维成核层形成的岛之间的合并，形成高质量的缓冲层3，进一步降低与衬底1之间的晶格失配和热失配，从而减少位错的产生和裂纹，较大的温度变化使得因热失配产生的压应力更为明显，生长初期压应力过大且外延厚度较薄，会产生层错从而释放应力，降低位错的产生，同时Si₃N₄层33能够改变位错延伸方向，使之相交发生湮灭，减少漏电通道；

且，N极性过渡层4的特性保证了后续层的N极性，使势垒层7具有更强的背势垒，从而能够更有效的限制二维电子气，具有更好的关断能力和更好的开启能力，并降低短沟道效应的影响，并且可以通过降低沟道层6厚度直接减小栅极与2DEG间距，无需复杂且不易控制的栅极凹槽工艺，来维持短沟道器件较高的纵横比，这利于实现器件的高频高效率，同时N极性过渡层4中的BN层42的B原子体积较小，可以***或填充位错造成的空白位置，B原子也可以起到一定的定位作用，避免位错继续延伸，减少了漏电通道；

同时，耗尽层8为GaON层能够隔离对势垒层7的极化增强效应，耗尽栅下二维电子气，使器件关断，实现器件的增强，同时离子在GaON层中的散乱角小，最终的注入离子高度集中并局部化，减少了短沟道效应。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种极性硅基高电子迁移率晶体管，包括衬底以及依次沉积在所述衬底上的预铺Al层、缓冲层、N极性过渡层、第二半导体层、耗尽层、第三半导体层；

所述缓冲层包括依次沉积在所述衬底上的GaN层、AlN层和Si₃N₄层，所述N极性过渡层包括依次沉积在所述缓冲层上的AlGaN层和BN层，所述耗尽层为GaON层；

其中，所述GaN层的生长温度小于所述AlN层的生长温度，所述GaN层的生长压力大于所述AlN层的生长压力；

所述第二半导体层包括依次沉积在所述N极性过渡层上的高阻层、沟道层以及势垒层，所述第三半导体层为GaN帽层。

2. 根据权利要求1所述的极性硅基高电子迁移率晶体管，其特征在于，所述GaN层的厚度范围为100nm~500nm，所述AlN层厚度范围为100nm~200nm，所述Si₃N₄层的厚度范围为100nm~200nm，所述 AlGaN层和所述BN层的厚度范围均为100nm~150nm，所述耗尽层的厚度范围为30nm ~100nm。

3.根据权利要求1所述的极性硅基高电子迁移率晶体管，其特征在于，所述BN层中的B组分范围为0.01~0.2。

4.根据权利要求1所述的极性硅基高电子迁移率晶体管，其特征在于，所述势垒层具体为Al_yGa_1-yN势垒层，其中，y=0.15~0.30。

5.一种如权利要求1~4任一项所述的极性硅基高电子迁移率晶体管的制备方法，其特征在于，所述制备方法包括以下步骤：

提供一衬底；

在所述衬底上沉积预铺Al层；

在所述预铺Al层上沉积缓冲层，所述缓冲层包括依次沉积在所述衬底上的GaN层、AlN层和Si₃N₄层，其中，所述GaN层的生长温度小于所述AlN层的生长温度，所述GaN层的生长压力大于所述AlN层的生长压力；

在所述缓冲层上沉积N极性过渡层，所述N极性过渡层包括依次沉积在所述缓冲层上的AlGaN层和BN层；

在所述N极性过渡层上沉积第二半导体层；

在所述第二半导体层上沉积耗尽层，所述耗尽层为GaON层；

在所述耗尽层上沉积第三半导体层；

其中，在所述N极性过渡层上依次沉积高阻层、沟道层以及势垒层以形成所述第二半导体层，在所述耗尽层上沉积GaN帽层以形成所述第三半导体层。

6.根据权利要求5所述的极性硅基高电子迁移率晶体管的制备方法，其特征在于，所述GaN层的生长温度范围为550℃~800℃，所述AlN层的生长温度范围为1050℃~1100℃，所述Si₃N₄层的生长温度范围为950℃~1000℃，所述AlGaN层和所述BN层的生长温度范围均为1000℃~1020℃，所述耗尽层的生长温度范围为230℃~320℃。

7.根据权利要求5所述的极性硅基高电子迁移率晶体管的制备方法，其特征在于，所述GaN层的生长压力范围为260torr~500torr，所述AlN层与所述Si₃N₄层的生长压力范围均为100torr~200torr，所述AlGaN层和所述BN层的生长压力范围均为50torr~200torr，所述耗尽层的生长压力范围为50torr~200torr。

8.根据权利要求5所述的极性硅基高电子迁移率晶体管的制备方法，其特征在于，所述缓冲层的V/III比为200~1100，所述耗尽层的V/III比为500~1000。

Images