JP5587564B2 - 電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 133
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 76
- 230000004888 barrier function Effects 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 55
- 239000004065 semiconductor Substances 0.000 claims description 54
- 229910002704 AlGaN Inorganic materials 0.000 claims description 51
- 150000004767 nitrides Chemical class 0.000 claims description 45
- 239000000203 mixture Substances 0.000 claims description 42
- 229910052757 nitrogen Inorganic materials 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 36
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 229910052594 sapphire Inorganic materials 0.000 claims description 11
- 239000010980 sapphire Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 20
- 230000008569 process Effects 0.000 description 16
- 239000013078 crystal Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 230000010287 polarization Effects 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004969 ion scattering spectroscopy Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 108091006149 Electron carriers Proteins 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- -1 Si 3 N 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000002128 reflection high energy electron diffraction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- RCKBMGHMPOIFND-UHFFFAOYSA-N sulfanylidene(sulfanylidenegallanylsulfanyl)gallane Chemical compound S=[Ga]S[Ga]=S RCKBMGHMPOIFND-UHFFFAOYSA-N 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Description
本発明は、電界効果トランジスタおよび電界効果トランジスタの製造方法に関する。
ＧａＮ結晶等の窒化物半導体は、ｃ軸に沿ってガリウム（Ｇａ）と窒素（Ｎ）との配列が非対称な極性結晶であり、無極性である基板、例えばサファイア（０００１）面に成長する場合でも、Ｇａ極性と窒素極性のいずれかの向きをとる。その性能および結晶形成時の成長の安定性から、窒化物半導体を用いた電子デバイスには、前述のＧａ極性で成長したエピタキシャル多層体が、一般的に用いられている（例えば、特許文献１参照）。
前述のＧａ極性で成長したエピタキシャル多層体を用いた電界効果トランジスタでは、電子走行層と電子供給層との間に、２次元電子ガスが形成され、これがチャネルとして機能する。このチャネルにより、電子走行速度を大きくすることができ、マイクロ波・ミリ波の領域まで十分な利得を持たせることができる。このような電界効果トランジスタを、高電子移動度トランジスタ（ＨＥＭＴ）という。前述の電子走行層と電子供給層との組み合わせとしては、例えば、ＧａＮ層とＡｌＧａＮ層との組み合わせがあげられる。
前述の電界効果トランジスタは、例えば、電力制御用デバイスに用いることができる。この電力制御用トランジスタには、ゲート電圧の無印加（Ｖｇ＝０Ｖ）時にドレイン電流が流れない、ノーマリーオフ（エンハンスメント）特性が必須である。また、高い作動電圧を確保するために、ゲートリーク電流を十分に低減しなければならない。しかしながら、従来のＧａ極性で成長したエピタキシャル多層体を用いた電界効果トランジスタでは、以下のような問題により、ノーマリーオフ特性の実現が困難であるとされている。
ゲート絶縁膜として、エピタキシャル成長させたＡｌＮ層を形成すれば、このＡｌＮと下地の半導体との界面における界面準位や、ＡｌＮ中のトラップレベルの密度の低減が期待できる。しかしながら、ＡｌＮ層を形成すると、下地半導体との界面に正の分極電荷が大量に発生し、界面のポテンシャルが低下する。この結果、ＡｌＮ層が、ポテンシャル障壁としての機能を果たしにくい。また、この界面には、キャリアとして電子が蓄積されるため、ノーマリーオフ特性の実現が困難である。
また、電極が上部に無い半導体層の領域では、Ｖｇ＝０Ｖ時にキャリアが枯渇しないように、電子走供給層にはある程度の厚さが必要である。したがって、ノーマリーオフ特性の実現には、ゲートリセスを形成して、チャネル残し距離をかなり短くする必要がある。このチャネル残し距離によって、閾値電圧（Ｖｔｈ）が変動するが、通常のドライエッチングではエッチング深さの精密制御は困難である。このため、閾値電圧（Ｖｔｈ）がばらつき、ノーマリーオフ特性の実現が困難である。
ゲート絶縁膜として、エピタキシャル成長させたＡｌＮ層を形成すれば、このＡｌＮと下地の半導体との界面における界面準位や、ＡｌＮ中のトラップレベルの密度の低減が期待できる。しかしながら、ＡｌＮ層を形成すると、下地半導体との界面に正の分極電荷が大量に発生し、界面のポテンシャルが低下する。この結果、ＡｌＮ層が、ポテンシャル障壁としての機能を果たしにくい。また、この界面には、キャリアとして電子が蓄積されるため、ノーマリーオフ特性の実現が困難である。
また、電極が上部に無い半導体層の領域では、Ｖｇ＝０Ｖ時にキャリアが枯渇しないように、電子走供給層にはある程度の厚さが必要である。したがって、ノーマリーオフ特性の実現には、ゲートリセスを形成して、チャネル残し距離をかなり短くする必要がある。このチャネル残し距離によって、閾値電圧（Ｖｔｈ）が変動するが、通常のドライエッチングではエッチング深さの精密制御は困難である。このため、閾値電圧（Ｖｔｈ）がばらつき、ノーマリーオフ特性の実現が困難である。
そこで、窒素極性を有する窒化物半導体を用いたエンハンスメント（ノーマリーオフ）型のデバイス（電界効果トランジスタ）が提案されている（特許文献２および３参照）。前記特許文献２には、窒素極性を有するＧａＮ基板を容易に製造可能な「スマートカット法」が記載されている。
図１３Ａから図１３Ｃに、このスマートカット法による窒素極性を有するＧａＮ基板の製造方法を模式的に示す。図１３Ａから図１３Ｃにおいて、同一部分には同一符号を付している。図１３Ａに示すとおり、まず、ＳｉＣ、サファイア、Ｓｉ等の基板１３２上に、遷移層（核生成層）１３３を形成し、その上に、ＧａＮ層（バッファ材料層）１３４をＧａ面成長させる。この状態で、水素原子１３５を所望の深さに注入し、注入領域１３６を形成する。前記水素原子は、Ｇａと窒素の結合を破壊するように作用する。これにより、前記注入領域１３６を境に、前記ＧａＮ層１３４を分離可能となる。
つぎに、この状態で、図１３Ｂに示すように、前記ＧａＮ層１３４上に、二酸化シリコン接合層１３１ｂを介して、シリコン（Ｓｉ）ウエハ１３１ａを接合する。つぎに、前記注入領域１３６に沿って、アニーリングストリップを実施し、図１３Ｃに示すように、前記ＧａＮ層１３４を分割する。この結果、前記Ｓｉウエハ１３１ａ、前記二酸化シリコン接合層１３１ｂおよび窒素極性ＧａＮ本体１３１ｃからなる基板１３１を得ることができる。この窒素極性ＧａＮ本体１３１ｃは、窒素極性を有しているため、前記基板１３１は、窒素極性ＧａＮ基板となる。
図１４に、この窒素極性ＧａＮ基板を用いた電界効果トランジスタの一例を示す。同図において、図１３Ａから図１３Ｃと同一部分には同一符号を付している。図１４に示すとおり、この電界効果トランジスタ１４０は、前記窒素極性ＧａＮ本体１３１ｃ上に、ＧａＮ層１４１と、ＡｌＧａＮ層１４２と、ＧａＮ層１４３とを、前記順序で備える。前記ＧａＮ層１４１がバッファ層であり、前記ＡｌＧａＮ層１４２が第１の第ＩＩＩ族窒化物半導体本体であり、前記ＧａＮ層１４３が第２の第ＩＩＩ族窒化物半導体本体である。前記ＧａＮ層１４３上に、ゲートバリア材料１４４を介して、ゲート電極１４６が形成されている。前記ＧａＮ層１４３上には、ソース電極１４７およびドレイン電極１４８が形成されている。前記ゲート電極１４６と前記ソース電極１４７との間、および前記ゲート電極１４６と前記ドレイン電極１４８との間には、リセス１４９が形成され、このリセス１４９には、酸化膜本体が形成されている。この電界効果トランジスタ１４０は、前述のとおり、窒素極性を有するＨＥＭＴであり、このようなＨＥＭＴを、逆ＨＥＭＴ（Ｉｎｖｅｒｓｅ−ＨＥＭＴ）という。この逆ＨＥＭＴでは、例えば、ＧａＮ／ＡｌＧａＮの組み合わせのように、ヘテロ接合のゲート電極側に電子親和力の大きい半導体材料を用い、ヘテロ接合の基板側に電子親和力の小さい半導体材料を用いる。Ｇａ極性を有する半導体を用いた場合の電界効果トランジスタの場合と逆である。
この電界効果トランジスタにおけるエピタキシャル多層構造は、エンハンスメント（ノーマリーオフ）特性に好適な分極構造を有している。また、この電界効果トランジスタでは、リセス構造がＧａ極性を有する場合と逆になり、ゲート電極下の領域以外にリセスを形成することとなる。すなわち、ゲート電極下の領域にリセスを形成する必要がないため、Ｇａ極性を有する場合のように、前述の閾値電圧（Ｖｔｈ）がばらつくこともない。したがって、閾値電圧（Ｖｔｈ）は、エピタキシャル成長時のプロファイルで一義的に決定可能である。
電力制御用トランジスタには、前述のとおり、高電圧で作動することが求められる。電界効果トランジスタでは、高いドレイン電圧を印加した際に「アバランシェ降伏」が発生する。特許文献２および３に記載の電界効果トランジスタにおいて、この「アバランシェ降伏」が発生した場合、電子とホール（正孔）が生成される。そして、特許文献２および３に記載の電界効果トランジスタには、このホールを逃がす放電経路が用意されていないため、高電圧作動時に、ホールがチャネルに蓄積され、耐圧不足となって作動電圧が低下する問題がある。なお、この問題は、本発明者等により、初めて見出された問題である。
本発明の目的は、ノーマリーオフ特性を示し、高電圧で作動可能な電界効果トランジスタおよびその製造方法を提供することにある。
前記目的を達成するために、本発明の電界効果トランジスタは、
窒素極性を有する窒化物半導体多層体と、ゲート電極と、ソース電極と、ドレイン電極とを備え、
前記窒化物半導体多層体は、基板上に、電子供給層と、電子走行層と、障壁層とが前記順序でエピタキシャルに積層された多層体であり、
前記ゲート電極が、前記障壁層上に配置され、
前記ゲート電極下部以外の前記窒化物半導体多層体が、リセス構造を有し、
前記ソース電極および前記ドレイン電極が、前記リセス構造の底面に配置され、
前記電子走行層と前記電子供給層との界面にヘテロ接合が形成されていることを特徴とする。
窒素極性を有する窒化物半導体多層体と、ゲート電極と、ソース電極と、ドレイン電極とを備え、
前記窒化物半導体多層体は、基板上に、電子供給層と、電子走行層と、障壁層とが前記順序でエピタキシャルに積層された多層体であり、
前記ゲート電極が、前記障壁層上に配置され、
前記ゲート電極下部以外の前記窒化物半導体多層体が、リセス構造を有し、
前記ソース電極および前記ドレイン電極が、前記リセス構造の底面に配置され、
前記電子走行層と前記電子供給層との界面にヘテロ接合が形成されていることを特徴とする。
また、本発明の電界効果トランジスタの製造方法は、
基板上に、電子供給層、電子走行層および障壁層を、エピタキシャル成長により前記順序で積層して、窒素極性を有する窒化物半導体多層体を形成する窒化物半導体多層体形成工程と、
前記障壁層上に、ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極下部以外の前記窒化物半導体多層体に、リセス構造を形成するリセス構造形成工程と、
前記リセス構造の底面に、ソース電極およびドレイン電極を形成する電極形成工程とを含むことを特徴とする。
基板上に、電子供給層、電子走行層および障壁層を、エピタキシャル成長により前記順序で積層して、窒素極性を有する窒化物半導体多層体を形成する窒化物半導体多層体形成工程と、
前記障壁層上に、ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極下部以外の前記窒化物半導体多層体に、リセス構造を形成するリセス構造形成工程と、
前記リセス構造の底面に、ソース電極およびドレイン電極を形成する電極形成工程とを含むことを特徴とする。
本発明の電界効果トランジスタは、ノーマリーオフ特性を示し、高電圧で作動可能である。このように優れた性能を有する前記本発明の電界効果トランジスタは、本発明の電界効果トランジスタの製造方法により製造可能である。ただし、本発明の電界効果トランジスタを製造する方法は、前記本発明の電界効果トランジスタの製造方法に限定されない。
以下、本発明の電界効果トランジスタおよび電界効果トランジスタの製造方法について、詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。
（実施形態１）
図１に、本実施形態の電界効果トランジスタの一例の構成を示す。図示のとおり、この電界効果トランジスタ１０は、窒素極性を有する窒化物半導体多層体１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８とを備える。前記窒化物半導体多層体１５は、窒素極性を有するＧａＮ基板１１上に、ＡｌＧａＮ層１２と、ＧａＮ層１３と、ＡｌＮ層１４とが、前記順序でエピタキシャルに積層された多層体である。前記ゲート電極１６は、前記ＡｌＮ層１４上に設けられている。前記窒化物半導体多層体１５の前記ゲート電極１６下部以外の部分には、前記ＧａＮ層１３上端までリセス構造が形成されている。前記ソース電極１７および前記ドレイン電極１８は、前記リセス構造の底面（前記ＧａＮ層１３上）に設けられている。前記ＧａＮ層１３と前記ＡｌＧａＮ層１２との界面には、ヘテロ接合１９が形成されており、前記ヘテロ接合１９の近傍の前記ＧａＮ層１３側には、２次元電子ガス（２ＤＥＧ）が形成されている。本実施形態の電界効果トランジスタ１０では、逆ＨＥＭＴ（Ｉｎｖｅｒｓｅ−ＨＥＭＴ）構造が形成されている。前記界面において、ゲート電極側の層（ＧａＮ層１３）の電子親和力が、基板側の層（ＡｌＧａＮ層１２）の電子親和力より、大きくなっている。すなわち、前述のＧａ極性を有する電界効果トランジスタとは逆である。なお、前記電子親和力の大小関係は、前述の反対であってもよい。
図１に、本実施形態の電界効果トランジスタの一例の構成を示す。図示のとおり、この電界効果トランジスタ１０は、窒素極性を有する窒化物半導体多層体１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８とを備える。前記窒化物半導体多層体１５は、窒素極性を有するＧａＮ基板１１上に、ＡｌＧａＮ層１２と、ＧａＮ層１３と、ＡｌＮ層１４とが、前記順序でエピタキシャルに積層された多層体である。前記ゲート電極１６は、前記ＡｌＮ層１４上に設けられている。前記窒化物半導体多層体１５の前記ゲート電極１６下部以外の部分には、前記ＧａＮ層１３上端までリセス構造が形成されている。前記ソース電極１７および前記ドレイン電極１８は、前記リセス構造の底面（前記ＧａＮ層１３上）に設けられている。前記ＧａＮ層１３と前記ＡｌＧａＮ層１２との界面には、ヘテロ接合１９が形成されており、前記ヘテロ接合１９の近傍の前記ＧａＮ層１３側には、２次元電子ガス（２ＤＥＧ）が形成されている。本実施形態の電界効果トランジスタ１０では、逆ＨＥＭＴ（Ｉｎｖｅｒｓｅ−ＨＥＭＴ）構造が形成されている。前記界面において、ゲート電極側の層（ＧａＮ層１３）の電子親和力が、基板側の層（ＡｌＧａＮ層１２）の電子親和力より、大きくなっている。すなわち、前述のＧａ極性を有する電界効果トランジスタとは逆である。なお、前記電子親和力の大小関係は、前述の反対であってもよい。
本実施形態の電界効果トランジスタでは、前述のとおり、前記ＡｌＮ層が、前記ＧａＮ層の上部に形成されている。このため、その界面には負の分極電荷が発生し、前記ＡｌＮ層の価電子帯ポテンシャルが上昇することとなる。この結果、本実施形態の電界効果トランジスタは、ノーマリーオフ特性を示す。また、前記ＡｌＮ層がゲート電極の絶縁に有効に機能するため、ゲートリーク電流の低減も可能である。
さらに、本実施形態の電界効果トランジスタでは、前述のとおり、窒素極性を有するＧａＮ基板上に、前述の順序で、エピタキシャルに積層された前記窒化物半導体多層体が形成されている。これにより、前記ゲート電極直下の価電子帯ポテンシャルが、前記ゲート電極から前記ＡｌＮ層にかけて、ほぼフェルミレベルに近いレベルにまで持ち上がる。この結果、前述の「アバランシェ降伏」により発生するホール（正孔）を、ゲートバイアス（Ｖｇ）がオフ時（Ｖｇ＝０Ｖ）に、ゲート電極から放電することが可能となり、本実施形態の電界効果トランジスタは、高電圧で作動可能となる。また、本実施形態の電界効果トランジスタでは、ゲートバイアスがオン時（Ｖｇ＞０Ｖ）には、ゲート電極からホールが注入されて、キャリア電子が増加する。この結果、例えば、最大ドレイン電流（Ｉｍａｘ）または相互コンダクタンス（ｇｍ）特性が向上する。
さらに、本実施形態の電界効果トランジスタでは、前述のとおり、窒素極性を有するＧａＮ基板上に、前述の順序で、エピタキシャルに積層された前記窒化物半導体多層体が形成されている。これにより、前記ゲート電極直下の価電子帯ポテンシャルが、前記ゲート電極から前記ＡｌＮ層にかけて、ほぼフェルミレベルに近いレベルにまで持ち上がる。この結果、前述の「アバランシェ降伏」により発生するホール（正孔）を、ゲートバイアス（Ｖｇ）がオフ時（Ｖｇ＝０Ｖ）に、ゲート電極から放電することが可能となり、本実施形態の電界効果トランジスタは、高電圧で作動可能となる。また、本実施形態の電界効果トランジスタでは、ゲートバイアスがオン時（Ｖｇ＞０Ｖ）には、ゲート電極からホールが注入されて、キャリア電子が増加する。この結果、例えば、最大ドレイン電流（Ｉｍａｘ）または相互コンダクタンス（ｇｍ）特性が向上する。
前記窒素極性を有するＧａＮ基板は、例えば、前述の「スマートカット法」により得ることができる。なお、本実施形態の電界効果トランジスタでは、基板として、窒素極性を有するＧａＮ基板を用いているが、本発明は、この例に限定されない。前記基板は、その上に、エピタキシャルに積層された窒素極性を有する窒化物半導体多層体を形成可能であればよい。前記基板としては、前記窒素極性を有するＧａＮ基板のほかに、例えば、Ａｌ０．１５Ｇａ０．８５Ｎと完全格子整合する二ホウ化ジルコニウム（ＺｒＢ２）基板、Ｃ面の６Ｈ−ＳｉＣ基板、サファイア（０００１）基板、Ｓｉ（１１１）等があげられる。これらの基板上に、前記窒化物半導体多層体を形成する方法は、後述する。
前記ＡｌＧａＮ層は、例えば、ＡｌｙＧａ１−ｙＮ（０＜ｙ＜１）で表される材料により形成される。前記ｙは、アルミニウム（Ａｌ）組成を示す。前記Ａｌ組成は、例えば、ＡｌＧａＮに含まれるＡｌの原子数を示す。前記ＡｌＧａＮ層は、例えば、前記Ａｌ組成が、図２に示すように、層厚方向で変調されていてもよい。同図において、図１と同一部分には同一符号を付している。この例では、前記基板１１側のＡｌ組成が０．１５（Ａｌ０．１５Ｇａ０．８５Ｎ）であり、前記ＧａＮ層１３側のＡｌ組成が０．２（Ａｌ０．２Ｇａ０．８Ｎ）であり、前記基板１１側から前記ＧａＮ層１３側に向かって、Ａｌ組成が線形で大きくなっている。このようにすることで、負の分極電荷による伝導帯ポテンシャルの持ち上がりを利用でき、ノーマリーオフ特性を確実に得ることができる。なお、図２に示すＡｌ組成の変調は、線形であるが、本発明は、この例に限定されず、例えば、階段状にＡｌ組成が変調されていてもよい。なお、本実施形態の電界効果トランジスタでは、電子供給層として、ＡｌＧａＮ層を用いているが、本発明は、この例に限定されない。前記電子供給層は、例えば、電子を供給可能であればよい。前記電子供給層としては、前記ＡｌＧａＮ層のほかに、例えば、ＩｎＡｌＮ層等があげられる。前記ＩｎＡｌＮ層は、例えば、ＩｎｚＡｌ１−ｚＮ（０≦ｚ≦０．３４）で表される材料により形成される。前記ｚは、インジウム（Ｉｎ）組成を示す。前記Ｉｎ組成は、例えば、ＩｎＡｌＮに含まれるＩｎの原子数を示す。前記Ｉｎ組成は、前述のＡｌ組成と同様に、層厚方向で変調されていてもよい。
本実施形態の電界効果トランジスタでは、電子供給層として用いる前記ＡｌＧａＮ層が、バッファ層も兼ねている。このように、前記ＡｌＧａＮ層をバッファ層として利用できるため、バッファ層を高耐圧にできる。なお、本実施形態の電界効果トランジスタは、この例に限定されず、バッファ層は、別途独立の層であってもよい。
本実施形態の電界効果トランジスタでは、電子走行層として、ＧａＮ層を用いているが、本発明は、この例に限定されない。前記電子走行層は、例えば、アンドープの窒化物半導体層である。前記電子走行層としては、前記ＧａＮ層のほかに、例えば、ＩｎＧａＮ層等があげられる。本実施形態の電界効果トランジスタでは、電子走行層として、前記ＧａＮ層を用いているため、前記ＧａＮ層は、前記ソース電極および前記ドレイン電極のオーミック・コンタクトとして用いていることになる。前記オーミック・コンタクトとして、前記ＧａＮ層を用いることで、例えば、オーミック接触を低減可能である。この効果は、Ｍ． Ｈ． Ｗｏｎｇ ｅｔ ａｌ．， “Ｎ−Ｆａｃｅ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ ＡｌＮ Ｂａｃｋ−Ｂａｒｒｉｅｒ，” ＥＤＬ， Ｖｏｌ． ２９， Ｎｏ．１０， Ｏｃｔ． ２００８，ｐｐ． １１０１−１１０４で報告されている。
本実施形態の電界効果トランジスタでは、障壁層として、ＡｌＮ層を用いているが、本発明は、この例に限定されない。前記障壁層は、例えば、バンドギャップエネルギーが広い材料を用いた層である。前記障壁層のバンドギャップエネルギーは、前記障壁層を形成する材料により、一義的に決定され、例えば、ＡｌＮ層の場合には、約６．２ｅＶである。前記障壁層としては、前記ＡｌＮ層のほかに、例えば、ＡｌＧａＮ層、ＩｎＡｌＮ層等があげられる。前記ＡｌＧａＮ層は、例えば、その形成材料として、ＡｌｘＧａ１−ｘＮ（０．２＜ｘ≦１）を用いてもよい。なお、ｘ＝１の場合には、ＡｌＮとなる。前記ＩｎＡｌＮ層は、例えば、その形成材料として、ＩｎｚＡｌ１−ｚＮ（ｚ≦０．０５）を用いてもよい。前記ＡｌＮ層の厚みは、例えば、１〜４０ｎｍの範囲であり、好ましくは５〜３０ｎｍの範囲であり、より好ましくは１０〜２０ｎｍの範囲である。
前記障壁層は、例えば、ｐ型にドーピングされていてもよい。前記障壁層がｐ型にドーピングされていることにより、例えば、ゲート電極側の価電子帯ポテンシャルがより持ち上がり、ノーマリーオフ特性が向上する。前記障壁層におけるｐ型ドーパントの濃度は、特に限定されないが、例えば、１×１０１７〜１×１０２２ｃｍ−３の範囲である。前記ｐ型ドーパントの濃度を前記範囲とすることで、例えば、前述のＶｇ＝０Ｖ時にホールをゲート電極から放電する効果と、Ｖｇ＞０Ｖ時にゲート電極からホールが注入される効果とが、顕著になる。前記ｐ型ドーパントの濃度は、５×１０１８〜５×１０２０ｃｍ−３の範囲であることが好ましく、１×１０１９〜１×１０２０ｃｍ−３の範囲であることがより好ましい。
前記障壁層として、前記ＡｌＧａＮ層を用いる場合には、前記ＡｌＧａＮ層は、例えば、前記Ａｌ組成が、図３に示すように、層厚方向で変調されていてもよい。同図において、図１と同一部分には同一符号を付している。この例では、前記ＧａＮ層１３側のＡｌ組成が０．２（Ａｌ０．２Ｇａ０．８Ｎ）であり、前記ゲート電極１６側のＡｌ組成が１（ＡｌＮ）であり、前記ＧａＮ層１３側から前記ゲート電極１６側に向かって、Ａｌ組成が階段状に大きくなっている。このようにすることで、前記ＡｌＧａＮ層中に負の分極電荷が発生し、さらに価電子帯ポテンシャルが上昇することとなる。この結果、ノーマリーオフ特性が向上する。なお、図３に示すＡｌ組成の変調は、階段状であるが、本発明は、この例に限定されず、例えば、線形でＡｌ組成が変調されていてもよい。
本実施形態の電界効果トランジスタでは、例えば、前記障壁層がＡｌＧａＮ層であり、前記電子供給層がＡｌＧａＮ層である場合に、前記障壁層のＡｌＧａＮ層のＡｌ組成が、前記電子供給層のＡｌＧａＮ層のＡｌ組成より大きい。
前記ゲート電極、前記ソース電極および前記ドレイン電極は、いずれも従来公知のものを用いることができる。前記ゲート電極を形成する材料としては、特に限定されないが、例えば、Ｎｉ／Ａｕがあげられる。前記ソース電極および前記ドレイン電極を形成する材料としては、特に限定されないが、例えば、Ｔｉ／Ｍｏ／Ａｕがあげられる。
前述のとおり、本実施形態の電界効果トランジスタでは、前記リセス構造が、前記ＧａＮ層（電子走行層）の上端まで形成されている。リセス構造を形成する目的を以下に述べる。
本実施形態の電界効果トランジスタは、前記窒化物半導体多層体の構造が、ノーマリーオフ特性を示す構造となっているため、Ｖｇ＝０Ｖ時には、前述の２ＤＥＧが形成されず、キャリアが枯渇状態となっている。この状態では、ゲート電圧が印加されても（Ｖｇ＞０Ｖ）、ゲート電極下部以外の領域では、２ＤＥＧによるキャリアの形成が困難であり、デバイスがオン状態とならない。
そこで、ゲート電極下部以外の領域に、前述のリセス構造を形成する。この場合、前述のリセス構造は、Ｇａ極性を有する場合と逆となり、図１に示すように、ゲート電極下部を残したリセス構造となる。したがって、ゲート電極下部の領域にリセス構造を形成する必要がないため、Ｇａ極性を有する場合のように、前述の閾値電圧（Ｖｔｈ）がばらつくこともない。この結果、閾値電圧（Ｖｔｈ）は、例えば、エピタキシャル成長時のプロファイルで一義的に決定可能である。
本実施形態の電界効果トランジスタは、前記窒化物半導体多層体の構造が、ノーマリーオフ特性を示す構造となっているため、Ｖｇ＝０Ｖ時には、前述の２ＤＥＧが形成されず、キャリアが枯渇状態となっている。この状態では、ゲート電圧が印加されても（Ｖｇ＞０Ｖ）、ゲート電極下部以外の領域では、２ＤＥＧによるキャリアの形成が困難であり、デバイスがオン状態とならない。
そこで、ゲート電極下部以外の領域に、前述のリセス構造を形成する。この場合、前述のリセス構造は、Ｇａ極性を有する場合と逆となり、図１に示すように、ゲート電極下部を残したリセス構造となる。したがって、ゲート電極下部の領域にリセス構造を形成する必要がないため、Ｇａ極性を有する場合のように、前述の閾値電圧（Ｖｔｈ）がばらつくこともない。この結果、閾値電圧（Ｖｔｈ）は、例えば、エピタキシャル成長時のプロファイルで一義的に決定可能である。
つぎに、図４Ａから図４Ｄに基づき、本実施形態の電界効果トランジスタの製造方法を説明する。図４Ａは、前記窒化物半導体多層体形成工程を示し、図４Ｂは、前記ゲート電極形成工程を示し、図４Ｃは、前記リセス構造形成工程を示し、図４Ｄは、電極形成工程を示す。図４Ａから図４Ｄにおいて、図１と同一部分には同一符号を付している。
〔窒化物半導体多層体形成工程〕
まず、前記窒化物半導体多層体形成工程について説明する。図４Ａに示すように、窒素極性を有するＧａＮ基板１１上に、バッファ層を兼ねる電子供給層として、ＡｌＧａＮ層１２を、電子走行層として、ＧａＮ層１３を、障壁層として、ＡｌＮ層１４を、エピタキシャル成長により前記順序で積層する。このようにして、窒化物半導体多層体１５を形成する。前記窒素極性を有するＧａＮ基板１１は、例えば、以下のようにして作製する。すなわち、まず、Ｃ面の６Ｈ−ＳｉＣ基板上に、プラズマアシスト分子線エピタキシャル法（ＭＢＥ）により、ＮリッチなＡｌＮ層を核生成層として成長させる。この上に、５０００Å（５００ｎｍ）のＧａＮバッファ層を、窒素極性でエピタキシャル成長させる。前記ＧａＮバッファ層の成長は、例えば、第１ステップの１０００Å（１００ｎｍ）では、高速度の成長により螺旋転移を低減し、第２ステップの４０００Å（４００ｎｍ）では、低速度の成長により表面モフォロジーを回復させるように実施する。本工程において、例えば、前述のように、前記ＡｌＧａＮ層１２のＡｌ組成を、層厚方向で変調してもよい。また、前記障壁層として、ＡｌＧａＮ層を用いる場合には、前述のように、そのＡｌ組成を、層厚方向で変調してもよい。前記変調方法は、従来公知の方法を適用可能である。
まず、前記窒化物半導体多層体形成工程について説明する。図４Ａに示すように、窒素極性を有するＧａＮ基板１１上に、バッファ層を兼ねる電子供給層として、ＡｌＧａＮ層１２を、電子走行層として、ＧａＮ層１３を、障壁層として、ＡｌＮ層１４を、エピタキシャル成長により前記順序で積層する。このようにして、窒化物半導体多層体１５を形成する。前記窒素極性を有するＧａＮ基板１１は、例えば、以下のようにして作製する。すなわち、まず、Ｃ面の６Ｈ−ＳｉＣ基板上に、プラズマアシスト分子線エピタキシャル法（ＭＢＥ）により、ＮリッチなＡｌＮ層を核生成層として成長させる。この上に、５０００Å（５００ｎｍ）のＧａＮバッファ層を、窒素極性でエピタキシャル成長させる。前記ＧａＮバッファ層の成長は、例えば、第１ステップの１０００Å（１００ｎｍ）では、高速度の成長により螺旋転移を低減し、第２ステップの４０００Å（４００ｎｍ）では、低速度の成長により表面モフォロジーを回復させるように実施する。本工程において、例えば、前述のように、前記ＡｌＧａＮ層１２のＡｌ組成を、層厚方向で変調してもよい。また、前記障壁層として、ＡｌＧａＮ層を用いる場合には、前述のように、そのＡｌ組成を、層厚方向で変調してもよい。前記変調方法は、従来公知の方法を適用可能である。
〔ゲート電極形成工程〕
つぎに、ゲート電極形成工程について説明する。まず、前記窒化物半導体多層体１５の前記ＡｌＮ層１４側の全面に、ゲート電極を形成するための導電層を蒸着する。ついで、この導電層面に、レジストを用いてパターニングする。その後、例えば、反応性イオンエッチング（ＲＩＥ）により、ゲート電極に該当する部分を残して、前記導電層を除去する。このようにして、図４Ｂに示すように、ゲート電極１６を形成する。前記導電層および前記レジストの材料は、例えば、従来公知の材料を使用可能である。
つぎに、ゲート電極形成工程について説明する。まず、前記窒化物半導体多層体１５の前記ＡｌＮ層１４側の全面に、ゲート電極を形成するための導電層を蒸着する。ついで、この導電層面に、レジストを用いてパターニングする。その後、例えば、反応性イオンエッチング（ＲＩＥ）により、ゲート電極に該当する部分を残して、前記導電層を除去する。このようにして、図４Ｂに示すように、ゲート電極１６を形成する。前記導電層および前記レジストの材料は、例えば、従来公知の材料を使用可能である。
〔リセス構造形成工程〕
つぎに、リセス構造形成工程について説明する。前記ゲート電極形成工程実施後、例えば、塩素ガス、ＢＣｌ３ガス等を用いてドライエッチングを実施する。このようにして、図４Ｃに示すように、前記窒化物半導体多層体１５の前記ゲート電極１６下部以外の部分に、前記ＧａＮ層１３上端までリセス構造を形成する。
つぎに、リセス構造形成工程について説明する。前記ゲート電極形成工程実施後、例えば、塩素ガス、ＢＣｌ３ガス等を用いてドライエッチングを実施する。このようにして、図４Ｃに示すように、前記窒化物半導体多層体１５の前記ゲート電極１６下部以外の部分に、前記ＧａＮ層１３上端までリセス構造を形成する。
〔電極形成工程〕
つぎに、電極形成工程について説明する。前記リセス構造形成工程実施後、例えば、レジストを用いてパターニングし、オーミック電極の形成材料を蒸着する。その後、例えば、リフトオフ加工により、図４Ｄに示すように、ソース電極１７およびドレイン電極１８を形成する。このようにして、本実施形態の電界効果トランジスタを製造可能である。ただし、本実施形態の電界効果トランジスタを製造する方法は、この例に限定されない。
つぎに、電極形成工程について説明する。前記リセス構造形成工程実施後、例えば、レジストを用いてパターニングし、オーミック電極の形成材料を蒸着する。その後、例えば、リフトオフ加工により、図４Ｄに示すように、ソース電極１７およびドレイン電極１８を形成する。このようにして、本実施形態の電界効果トランジスタを製造可能である。ただし、本実施形態の電界効果トランジスタを製造する方法は、この例に限定されない。
上記製造方法以外での本実施形態の電界効果トランジスタの製造方法について、以下に説明する。ここでは、Ｃ面の６Ｈ−ＳｉＣ基板以外の異種基板（ヘテロエピ基板）上に成長させる場合について説明する。前記ヘテロエピ基板としては、例えば、サファイア（０００１）基板、Ｓｉ（１１１）基板、ＺｒＢ２基板等があげられる。
まず、前記サファイア（０００１）基板を用いる方法を説明する。前記サファイア（０００１）基板上に、有機金属気相エピタキシャル法（ＭＯＶＰＥ法）により、ＧａＮ層を成長させる。この場合のＧａＮ層の極性の制御は、例えば、同軸形直衝突イオン散乱分光ＣＡＩＣＩＳＳ（Ｃｏａｘｉａｌ Ｉｍｐａｃｔ−Ｃｏｌｌｉｓｉｏｎ Ｉｏｎ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、実施可能である。前記ＧａＮ層の極性は、例えば、ＭＯＶＥＰ法における「成長炉内での基板の表面処理」および「低温でのバッファ層の成長」により決定される。前記サファイア（０００１）基板の表面を、例えば、Ｈ２により処理した後に、その表面を６００℃以上でＮＨ３により窒化処理した場合、その表面には、不均一にＡｌＯｔＮ１−ｔが形成される。このＡｌＯｔＮ１−ｔ上に、ＧａＮ層またはＡｌＮ層を成長させた場合、窒素極性で安定に成長することが、第一原理計算から示唆されている。
つぎに、ＭＢＥ法による極性の制御方法を説明する。前記サファイア（０００１）基板上に、ＭＢＥ法により、ＧａＮ層を成長させる場合には、高周波プラズマ（ＦＲプラズマ）によって発生するＮラジカルにより、前記サファイア（０００１）基板の表面の窒化処理を実施する。前記Ｎラジカルは、サファイア面との反応性が高いため、基板温度が２００℃程度でも、窒化が進行する。この状態で、前記基板上にＡｌＮ層を成長させる場合、前記基板表面ではＡｌ過少により、ＡｌＮ層は、窒素極性で安定に成長することが、第一原理計算から示唆されている。表面が窒化された前記基板上に、例えば、ＧａＮ層を直接高温（〜７００℃）で成長させた場合には、ＧａＮ層は、常に窒素極性を有する。このＧａＮ層の極性は、反射高速電子回折（ＲＨＥＥＤ）パターンにより判定可能である。Ｇａ極性では、温度およびＶ／ＩＩＩ比に応じて、２×２、５×５、６×４、１×１構造が現れるのに対して、Ｎ極性では、１×１、３×３、６×６、ｃ（６×１２）構造が現れる。
前記Ｓｉ（１１１）基板を用いる場合には、前記Ｓｉ（１１１）基板上に、ＡｌＮバッファ層を成長させるか否かにより、ＧａＮ層の極性を制御可能である。前記ＡｌＮバッファ層を成長させずに、ＧａＮ層を成長させた場合、窒素極性に特徴的な六角形の柱状構造が見られる。
前記ＺｒＢ２基板を用いる場合には、前記ＺｒＢ２基板上に、ＧａＮ層を成長させた場合、窒素極性で安定に成長することが、第一原理計算から示唆されている。前記ＺｒＢ２結晶の特徴は、例えば、Ｙ． Ｙａｍａｄａ−Ｔａｋａｍｕｒａ ｅｔ ａｌ．， Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． ９５， ２６６１０５（２００５）．で報告されている。前記ＺｒＢ２結晶は、その結晶構造が、ＧａＮ結晶と同じ六方晶である。前記ＺｒＢ２結晶のａ軸格子定数と、ＧａＮ結晶のａ軸格子定数との格子不整合は、０．６％と極めて小さい。また、前記ＺｒＢ２結晶は、Ａｌ０．２５Ｇａ０．７５Ｎ結晶に対して、完全に格子整合する。
本実施形態の電界効果トランジスタは、例えば、リセス構造が、電子走行層の途中まで形成されていてもよい。図５に、この電界効果トランジスタの一例の構成を示す。同図において、図１と同一部分には、同一符号を付している。図５に示すとおり、この電界効果トランジスタ５０は、前記リセス構造が、ＧａＮ層５３の途中まで形成されている。前記ＧａＮ層５３と前記ＡｌＧａＮ層１２との界面には、ヘテロ接合５９が形成されている。これらの点を除き、この電界効果トランジスタ５０は、前述の電界効果トランジスタ１０と同様の構成を有する。このようにしても、前述の電界効果トランジスタ１０と同様の効果を奏することが可能である。
前述のリセス構造を形成するには、例えば、前述のリセス構造形成工程において、窒化物半導体多層体５５のゲート電極１６下部以外の部分に、前記ＧａＮ層５３の途中まで前記ドライエッチングを実施すればよい。この点を除き、この電界効果トランジスタ５０は、前述の電界効果トランジスタ１０と同様にして製造可能である。ただし、この電界効果トランジスタ５０の製造方法は、この例に限定されない。
本実施形態の電界効果トランジスタは、例えば、ソース電極およびドレイン電極の少なくとも一方の電極の下部に、ｎ＋導電領域が形成されていてもよい。図６に、この電界効果トランジスタの一例の構成を示す。同図において、図５と同一部分には、同一符号を付している。図６に示すとおり、この電界効果トランジスタ６０では、ソース電極１７およびドレイン電極１８の下部付近であって、ＧａＮ層５３の全部とＡｌＧａＮ層１２の上端部付近とに、それぞれ、ｎ＋導電領域６１ａおよびｎ＋導電領域６１ｂが形成されている。この点を除き、この電界効果トランジスタ６０は、前述の電界効果トランジスタ５０と同様の構成を有する。このようにすることで、オーミック電極である前記ソース電極および前記ドレイン電極とのコンタクト抵抗を低減可能である。なお、この電界効果トランジスタでは、前記両電極の下部に、ｎ＋導電領域が形成されているが、本発明は、この例に限定されず、ｎ＋導電領域は、前記ソース電極または前記ドレイン電極のいずれか一方の下部にのみ形成されていてもよい。
前記両ｎ＋導電領域は、例えば、前述のリセス構造形成工程の実施後に、ｎ＋導電領域形成工程を実施することで形成可能である。前記ｎ＋導電領域形成工程は、前記リセス構造の底面のうち、前記両電極を形成する領域に該当する部分に、例えば、イオン注入法によりイオンを注入し、活性化アニールを実施する。この点を除き、この電界効果トランジスタ６０は、前述の電界効果トランジスタ５０と同様にして製造可能である。ただし、この電界効果トランジスタ６０の製造方法は、この例に限定されない。前記イオンとしては、例えば、２８Ｓｉ＋、２９Ｓｉ＋、３２Ｓ＋、１３０Ｔｅ＋、１６Ｏ＋等があげられる。前記活性化アニールの温度・時間等の条件は、例えば、前記イオンの種類等に応じて、適宜設定すればよい。
本実施形態の電界効果トランジスタは、例えば、さらに、ゲート絶縁層を備えていてもよい。図７に、この電界効果トランジスタの一例の構成を示す。同図において、図６と同一部分には、同一符号を付している。図７に示すとおり、この電界効果トランジスタ７０は、ゲート電極１６とＡｌＮ層１４との間に、ゲート絶縁層７１が形成されている。この点を除き、この電界効果トランジスタ７０は、前述の電界効果トランジスタ６０と同様の構成を有する。前記ゲート絶縁層のバンドギャップエネルギーは、例えば、５ｅＶ以上を示す。このようなゲート絶縁層が形成されていることにより、例えば、ゲート電極下部でのポテンシャル障壁を厚くすることができ、ゲートリーク電流をより低減可能である。
前記ゲート絶縁層の材料としては、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＡｌＮ、（ＡｌＧａ）２Ｏ３等があげられる。前記ゲート絶縁層の厚みは、例えば、１００〜８００Å（１０〜８０ｎｍ）である。なお、前記ゲート絶縁層を設ける場合には、前記ＡｌＮ層がｐ型にドーピングされていることが好ましい。このようにすることで、例えば、前述のホールを放電する効果も、より確実に奏される。
前記ゲート絶縁層は、例えば、前述の窒化物半導体多層体形成工程の実施後に、ゲート絶縁層形成工程を実施することで形成可能である。前記ゲート絶縁層形成工程は、例えば、前述の材料を用いて、化学気相成長法（ＣＶＤ法）または原子層成長法（ＡＬＤ法）等のエピタキシャル成長でない、簡便な方法を用いて実施する。この点を除き、この電界効果トランジスタ７０は、前述の電界効果トランジスタ６０と同様にして製造可能である。ただし、この電界効果トランジスタ７０の製造方法は、この例に限定されない。
（実施形態２）
図８Ａに、本実施形態の電界効果トランジスタの一例の構成を示す。同図において、図６と同一部分には、同一符号を付している。図８Ａに示すとおり、この電界効果トランジスタ８０では、窒化物半導体多層体８５の障壁層として、ｉ−ＡｌＧａＮ層８４ｂと、ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）８４ａとが、ＧａＮ層５３からゲート電極１６にかけて、前記順序で積層された２層の障壁層８４が形成されている。この点を除いて、この電界効果トランジスタ８０は、前述の電界効果トランジスタ６０と同様の構成を有する。このようにすることで、前記障壁層としてのポテンシャル障壁を厚くすることができ、ゲートリーク電流をより低減可能である。
図８Ａに、本実施形態の電界効果トランジスタの一例の構成を示す。同図において、図６と同一部分には、同一符号を付している。図８Ａに示すとおり、この電界効果トランジスタ８０では、窒化物半導体多層体８５の障壁層として、ｉ−ＡｌＧａＮ層８４ｂと、ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）８４ａとが、ＧａＮ層５３からゲート電極１６にかけて、前記順序で積層された２層の障壁層８４が形成されている。この点を除いて、この電界効果トランジスタ８０は、前述の電界効果トランジスタ６０と同様の構成を有する。このようにすることで、前記障壁層としてのポテンシャル障壁を厚くすることができ、ゲートリーク電流をより低減可能である。
本実施形態の電界効果トランジスタでは、２層の障壁層は、前述のとおり、ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）とｉ−ＡｌＧａＮ層とを含むが、本発明は、この例に限定されない。前記２層の障壁層は、この例のように、アンドープであるか否かにより区別された層であってもよいし、例えば、形成される層の材料の違いにより区別された層であってもよいし、Ａｌ組成を変調させたことによる積層により区別された層であってもよい。また、前記２層の障壁層は、これらの組み合わせであってもよい。なお、多層の障壁層は、２層の障壁層には限定されず、例えば、３層以上の障壁層であってよい。
前記ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）は、例えば、前記Ａｌ組成が、図９Ａに示すように、層厚方向で変調されていてもよい。同図において、図８Ａと同一部分には同一符号を付している。この例では、前記ｉ−ＡｌＧａＮ層８４ｂ側のＡｌ組成が０．２（Ａｌ０．２Ｇａ０．８Ｎ）であり、前記ゲート電極１６側のＡｌ組成が１（ＡｌＮ）であり、前記ＧａＮ層５３側から前記ゲート電極１６側に向かって、Ａｌ組成が階段状に大きくなっている。前記ｉ−ＡｌＧａＮ層８４ｂのＡｌ組成は、０．２（ｉ−Ａｌ０．２Ｇａ０．８Ｎ）である。このようにすることで、前記ＡｌＧａＮ層中に負の分極電荷が発生し、さらに価電子帯ポテンシャルが上昇することとなる。この結果、ノーマリーオフ特性が向上する。なお、図９Ａに示すＡｌ組成の変調は、階段状であるが、本発明は、この例に限定されず、例えば、図９Ｂに示すように、線形でＡｌ組成が変調されていてもよい。同図において、図９Ａと同一部分には同一符号を付している。
前記ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）は、例えば、ｐ型にドーピングされていてもよい。前記ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）がｐ型にドーピングされていることにより、例えば、ゲート電極側の価電子帯ポテンシャルがより持ち上がり、ノーマリーオフ特性がさらに向上する。前記ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）におけるｐ型ドーパントの濃度は、特に限定されないが、例えば、１×１０１７〜１×１０２２ｃｍ−３の範囲である。前記ｐ型ドーパントの濃度を前記範囲とすることで、例えば、前述のＶｇ＝０Ｖ時にホールをゲート電極から放電する効果と、Ｖｇ＞０Ｖ時にゲート電極からホールが注入される効果とが、顕著になる。前記ｐ型ドーパントの濃度は、５×１０１８〜５×１０２０ｃｍ−３の範囲であることが好ましく、１×１０１９〜１×１０２０ｃｍ−３の範囲であることがより好ましい。
本実施形態の電界効果トランジスタは、前述の窒化物半導体多層体形成工程を、例えば、前記２層の障壁層を形成するように実施する。前記２層の障壁層は、例えば、従来公知の方法により形成可能である。この点を除き、本実施形態の電界効果トランジスタは、前述の電界効果トランジスタ６０と同様にして製造可能である。ただし、本実施形態の電界効果トランジスタの製造方法は、この例に限定されない。
本実施形態の電界効果トランジスタは、例えば、リセス構造が、障壁層の途中まで形成されていてもよい。図８Ｂに、この電界効果トランジスタの一例の構成を示す。同図において、図８Ａと同一部分には、同一符号を付している。図８Ｂに示すとおり、この電界効果トランジスタ９０は、前記リセス構造が、窒化物半導体多層体９５における２層の障壁層９４のｉ−ＡｌＧａＮ層９４ｂの途中まで形成されている。この点を除き、この電界効果トランジスタ９０は、前述の電界効果トランジスタ８０と同様の構成を有する。このようにすることで、この電界効果トランジスタでは、例えば、ＯＮ抵抗のばらつきを低減可能である。
この電界効果トランジスタの前述の効果は、例えば、以下のようにして奏される。リセス構造では、その形成される深さにより、ゲート電極下部以外の２ＤＥＧに形成されるチャネルのシートキャリア密度が変動する。これにより、ＯＮ抵抗がばらつく可能性がある。ここで、前述のように、リセス構造が前記ｉ−ＡｌＧａＮ層の途中まで形成されていることで、前記シートキャリア密度のばらつきを低減でき、この結果、ＯＮ抵抗のばらつきを低減可能である。この場合、前記ＡｌＧａＮ層１２と前記ｉ−ＡｌＧａＮ層９４とのＡｌ組成が同じであることが好ましい。
前述のリセス構造を形成するには、例えば、前述のリセス構造形成工程において、前記窒化物半導体多層体９５のゲート電極１６下部以外の部分に、前記ｉ−ＧａＡｌＮ層９４ｂの途中まで前記ドライエッチングを実施すればよい。この点を除き、この電界効果トランジスタ９０は、前述の電界効果トランジスタ８０と同様にして製造可能である。ただし、この電界効果トランジスタ９０の製造方法は、この例に限定されない。
前述のとおり、本発明の電界効果トランジスタは、ノーマリーオフ特性を示し、高電圧で作動可能である。したがって、本発明の電界効果トランジスタの用途としては、例えば、電力制御用トランジスタ、マイクロ波通信基地局用トランジスタ等があげられる。ただし、その用途は限定されず、広い分野に適用可能である。
つぎに、本発明の実施例について説明する。なお、本発明は、下記の実施例によってなんら限定ないし制限されない。
［実施例１］
図８Ａに示す電界効果トランジスタ８０を作製した。以下に、実施例１で用いた電界効果トランジスタ８０の構成について説明する。
図８Ａに示す電界効果トランジスタ８０を作製した。以下に、実施例１で用いた電界効果トランジスタ８０の構成について説明する。
〔電界効果トランジスタの作製〕
（１）窒化物半導体多層体形成工程
まず、Ｃ面の６Ｈ−ＳｉＣ基板上に、プラズマアシストＭＢＥにより、ＮリッチなＡｌＮ層を核生成層として成長させ、この上に、ＧａＮバッファ層を、厚み５０００Å（５００ｎｍ）で、窒素極性でエピタキシャル成長させた。このようにして、窒素極性を有するＧａＮ基板１１を作製した。この基板１１上に、プラズマアシストＭＢＥにより、バッファ層を兼ねる電子供給層として、ｉ−ＡｌｘＧａ１−ｘＮ層１２を、厚み１００００Å（１０００ｎｍ）で成長させた。このｉ−ＡｌｘＧａ１−ｘＮ層１２のＡｌ組成ｘを、基板１１側から上端部方向にかけて、ｘ ｂｕｆ（↓）＝０．１５からｘ ｂｕｆ（↑）＝０．２０となるように線形に変調させた。この上に、電子走行層として、ｉ−ＧａＮ層５３を、厚み１７０Å（１７ｎｍ）で成長させた。ついで、この上に、障壁層として、ｉ−Ａｌ０．２Ｇａ０．８Ｎ層８４ｂを、厚み８０Å（８ｎｍ）で成長させた。さらに、この上に、障壁層として、ｉ−ＡｌｘＧａ１−ｘＮ層８４ａを、厚み１００Å（１０ｎｍ）で成長させた。この層は、ｉ−Ａｌ０．２Ｇａ０．８Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．４Ｇａ０．６Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．６Ｇａ０．４Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．８Ｇａ０．２Ｎを厚み１０Å（１ｎｍ）、ｉ−ＡｌＮを厚み１０Å（１ｎｍ）で成長させた。このようにして、窒素極性を有する窒化物半導体多層体８５（径方向サイズ：３インチ（７．６２ｃｍ））を形成した。この窒化物半導体多層体のプロファイルを表１に示す。
（１）窒化物半導体多層体形成工程
まず、Ｃ面の６Ｈ−ＳｉＣ基板上に、プラズマアシストＭＢＥにより、ＮリッチなＡｌＮ層を核生成層として成長させ、この上に、ＧａＮバッファ層を、厚み５０００Å（５００ｎｍ）で、窒素極性でエピタキシャル成長させた。このようにして、窒素極性を有するＧａＮ基板１１を作製した。この基板１１上に、プラズマアシストＭＢＥにより、バッファ層を兼ねる電子供給層として、ｉ−ＡｌｘＧａ１−ｘＮ層１２を、厚み１００００Å（１０００ｎｍ）で成長させた。このｉ−ＡｌｘＧａ１−ｘＮ層１２のＡｌ組成ｘを、基板１１側から上端部方向にかけて、ｘ ｂｕｆ（↓）＝０．１５からｘ ｂｕｆ（↑）＝０．２０となるように線形に変調させた。この上に、電子走行層として、ｉ−ＧａＮ層５３を、厚み１７０Å（１７ｎｍ）で成長させた。ついで、この上に、障壁層として、ｉ−Ａｌ０．２Ｇａ０．８Ｎ層８４ｂを、厚み８０Å（８ｎｍ）で成長させた。さらに、この上に、障壁層として、ｉ−ＡｌｘＧａ１−ｘＮ層８４ａを、厚み１００Å（１０ｎｍ）で成長させた。この層は、ｉ−Ａｌ０．２Ｇａ０．８Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．４Ｇａ０．６Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．６Ｇａ０．４Ｎを厚み１０Å（１ｎｍ）、ｉ−Ａｌ０．８Ｇａ０．２Ｎを厚み１０Å（１ｎｍ）、ｉ−ＡｌＮを厚み１０Å（１ｎｍ）で成長させた。このようにして、窒素極性を有する窒化物半導体多層体８５（径方向サイズ：３インチ（７．６２ｃｍ））を形成した。この窒化物半導体多層体のプロファイルを表１に示す。
（２）ゲート電極形成工程
まず、前記窒化物半導体多層体８５の前記障壁層８４ａ側の全面に、ゲート電極および目合わせマークを形成するために、Ｎｉ／Ａｕを蒸着した。このＮｉ／Ａｕ蒸着面上に、レジストを用いてパターニングした。その後、ＲＩＥにより、ゲート電極およびファーストマーク部などの部分を残して、蒸着されたＮｉ／Ａｕを除去した。このようにして、ゲート電極１６を形成した。
まず、前記窒化物半導体多層体８５の前記障壁層８４ａ側の全面に、ゲート電極および目合わせマークを形成するために、Ｎｉ／Ａｕを蒸着した。このＮｉ／Ａｕ蒸着面上に、レジストを用いてパターニングした。その後、ＲＩＥにより、ゲート電極およびファーストマーク部などの部分を残して、蒸着されたＮｉ／Ａｕを除去した。このようにして、ゲート電極１６を形成した。
（３）リセス構造形成工程
この状態で、前記ｉ−ＧａＮ層５３が１３０Å（１３ｎｍ）残る深さまで、塩素ガスおよびＢＣｌ３ガスを用いてドライエッチングを実施した。このようにして、リセス構造を形成した。このリセス構造部のプロファイルを表３に示す。
この状態で、前記ｉ−ＧａＮ層５３が１３０Å（１３ｎｍ）残る深さまで、塩素ガスおよびＢＣｌ３ガスを用いてドライエッチングを実施した。このようにして、リセス構造を形成した。このリセス構造部のプロファイルを表３に示す。
（４）ｎ＋導電領域形成工程
この状態で、このリセス構造の底面のうち、ソース電極およびドレイン電極を形成する領域に該当する部分に、イオン注入法により、２８Ｓｉ＋を注入し、活性化アニール（１１５０℃、３分間）を実施した。このようにして、ｎ＋導電領域６１ａおよび６１ｂを形成した。
この状態で、このリセス構造の底面のうち、ソース電極およびドレイン電極を形成する領域に該当する部分に、イオン注入法により、２８Ｓｉ＋を注入し、活性化アニール（１１５０℃、３分間）を実施した。このようにして、ｎ＋導電領域６１ａおよび６１ｂを形成した。
（５）電極形成工程
この状態で、レジストを用いてパターニングし、オーミック電極として、Ｔｉ／Ｍｏ／Ａｕを蒸着した。リフトオフ加工により、ソース電極１７およびドレイン電極１８を形成した。このようにして、本実施例の電界効果トランジスタ８０を作製した。
この状態で、レジストを用いてパターニングし、オーミック電極として、Ｔｉ／Ｍｏ／Ａｕを蒸着した。リフトオフ加工により、ソース電極１７およびドレイン電極１８を形成した。このようにして、本実施例の電界効果トランジスタ８０を作製した。
［実施例２］
前記窒化物半導体多層体形成工程において、前記ｉ−ＡｌｘＧａ１−ｘＮ層８４ａに代えて、ｐ−ＡｌｘＧａ１−ｘＮ層８４ａを形成したこと以外は、実施例１と同様にして、本実施例の電界効果トランジスタ８０を作製した。アクセプタ不純物（ｐ型ドーパント）として、マグネシウムを、イオン化ベースで１×１０１８ｃｍ−３の濃度でドーピングした。この層は、ｐ−Ａｌ０．２Ｇａ０．８Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．４Ｇａ０．６Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．６Ｇａ０．４Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．８Ｇａ０．２Ｎを厚み１０Å（１ｎｍ）、ｐ−ＡｌＮを厚み１０Å（１ｎｍ）で、前記順序で成長させた。この窒化物半導体多層体のプロファイルを表２に示す。
前記窒化物半導体多層体形成工程において、前記ｉ−ＡｌｘＧａ１−ｘＮ層８４ａに代えて、ｐ−ＡｌｘＧａ１−ｘＮ層８４ａを形成したこと以外は、実施例１と同様にして、本実施例の電界効果トランジスタ８０を作製した。アクセプタ不純物（ｐ型ドーパント）として、マグネシウムを、イオン化ベースで１×１０１８ｃｍ−３の濃度でドーピングした。この層は、ｐ−Ａｌ０．２Ｇａ０．８Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．４Ｇａ０．６Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．６Ｇａ０．４Ｎを厚み１０Å（１ｎｍ）、ｐ−Ａｌ０．８Ｇａ０．２Ｎを厚み１０Å（１ｎｍ）、ｐ−ＡｌＮを厚み１０Å（１ｎｍ）で、前記順序で成長させた。この窒化物半導体多層体のプロファイルを表２に示す。
〔電界効果トランジスタの評価〕
実施例１および実施例２の電界効果トランジスタの電気特性を評価した。この結果、実施例１では、閾値電圧（Ｖｔｈ）が、３．５〜４．０Ｖ、耐圧（ＢＶｇｄ）が、５００Ｖであった。また、実施例２では、Ｖｔｈが、６．５Ｖ、ＢＶｇｄが、６５０Ｖであった。すなわち、両実施例の電界効果トランジスタは、ノーマリーオフ特性を示し、高電圧で作動可能であることが確認された。
実施例１および実施例２の電界効果トランジスタの電気特性を評価した。この結果、実施例１では、閾値電圧（Ｖｔｈ）が、３．５〜４．０Ｖ、耐圧（ＢＶｇｄ）が、５００Ｖであった。また、実施例２では、Ｖｔｈが、６．５Ｖ、ＢＶｇｄが、６５０Ｖであった。すなわち、両実施例の電界効果トランジスタは、ノーマリーオフ特性を示し、高電圧で作動可能であることが確認された。
また、実施例１では、ゲートリーク電流（Ｉｇ）が、１０−７Ａ／ｃｍ２以下と、比較的ゲートリーク電流を低く抑えられた。実施例２では、Ｉｇが、１０−８〜１０−９Ａ／ｃｍ２と、従来のＭＩＳ構造に匹敵するレベルにまで、低く抑えられた。また、最大ドレイン電流（Ｉｍａｘ）は、実施例１では、２５０ｍＡ／ｍｍであり、実施例２では、３５０ｍＡ／ｍｍであった。なお、両実施例におけるオン抵抗も問題がなく、ゼロバイアス（Ｖｇ＝０Ｖ）でもゲート直下以外のチャネルのキャリアは枯渇していないことを裏付けた。
つぎに、実施例１および実施例２の電界効果トランジスタを、数値計算により詳細に解析した。両実施例において、前記数値計算では、ドナーあるいはアクセプタが全てイオン化していると仮定して実施し、シュレーディンガー方程式とポアソン方程式を連立させて自己無撞着解を求めた。この解析により、量子力学的な効果を取り込んだ１次元の伝導帯・価電子帯ポテンシャル、および電子または正孔のキャリア濃度を得た。キャリア統計では、２次元電子ガス（２ＤＥＧ）に、２次元量子統計を採用し、バルク電子および正孔に、フェルミ・ディラク統計を採用した。分極効果には、アンバチャーのモデルを採用し、分極電荷を固定電荷として導入した。
図１０に、実施例１のゲート電極下部の伝導帯および価電子帯ポテンシャルの深さ方向（層厚方向）に対する分布を示す。同図において、図８Ａと同一部分には同一符号を付している。図１０に示すとおり、ゲートバイアス（Ｖｇ）が０〜２Ｖの場合には、ポテンシャルのうち表面の領域しか変化していない。一方、Ｖｇ＝４Ｖの場合には、ヘテロ接合５９部分のポテンシャルレベルがフェルミレベル（０Ｖ）より低下している。ここに、２ＤＥＧによるキャリア電子が生成され、チャネルが形成されていることが分かる。
Ｖｇ＝０Ｖの場合には、ゲート電極下部の価電子帯ポテンシャルが、ゲート電極直下から障壁層８４ａ、８４ｂにかけて、ほぼフェルミレベルに近いレベルにまで持ち上がっている。この結果、実施例１の電界効果トランジスタでは、高電圧作動させた場合に発生する「アバランシェ降伏」により発生したホールが、Ｖｇ＝０Ｖ時に、ゲート電極から放電され、高電圧で作動可能となったと考えられる。
図１１に、実施例２のゲート電極下部の伝導帯および価電子帯ポテンシャルの深さ方向（層厚方向）に対する分布を示す。同図において、図８Ａと同一部分には同一符号を付している。図１１に示すとおり、Ｖｇが０〜４Ｖの場合には、ポテンシャルのうち表面の領域しか変化していない。一方、Ｖｇ＝７Ｖの場合には、ヘテロ接合５９部分のポテンシャルレベルがフェルミレベル（０Ｖ）より低下している。ここに、２ＤＥＧによるキャリア電子が生成され、チャネルが形成されていることが分かる。Ｖｇを比較的低い正のバイアスとする場合、ゲート電極下部のポテンシャルは、４〜５ｅＶを保っている。これは、障壁層をｐ型ドーピングしたことにより、障壁層のポテンシャルが持ち上げられたためと考えられる。この結果、Ｖｔｈも、６．５Ｖとなったと考えられる。さらに、ゲート電極下部のポテンシャル障壁が、実効的に厚くなっている。このため、Ｉｇが、１０−８〜１０−９Ａ／ｃｍ２と、ＭＩＳ構造に匹敵するレベルにまで、低く抑えられたと考えられる。
さらに、Ｖｇ＝０Ｖの場合には、ゲート電極下部の価電子帯ポテンシャルが、ゲート電極直下から障壁層８４ａ、８４ｂにかけて、ほぼフェルミレベルに近いレベルにまで持ち上がっている。この結果、実施例２の電界効果トランジスタでは、高電圧作動させた場合に発生する「アバランシェ降伏」により発生したホールが、Ｖｇ＝０Ｖ時に、ゲート電極から放電され、高電圧で作動可能となったと考えられる。なお、実施例２では、Ｉｍａｘが実施例１より向上しているが、これは、Ｖｇ＞０Ｖ時に、ゲート電極からホールが注入されるためだと考えられる。ゲート電極からホールが注入された結果、電気的中性条件を保つために注入されたホールの分だけ電子キャリアが増大し、最大ドレイン電流Ｉｍａｘや相互コンダクタンスｇｍ特性が向上したものと考えられる。
図１２に、ゲート電極下部以外のリセス構造を有する部分の伝導帯および価電子帯ポテンシャルの深さ方向（層厚方向）対する分布を示す。同図において、図８Ａと同一部分には同一符号を付している。図１２に示すとおり、Ｖｇ＝０Ｖ時でも、ヘテロ接合５９部分にキャリアが形成されていることが分かる。前記へテロ接合５９の界面において、電極側は電子親和力が大きいＧａＮ層５３であるため、オーミック・コンタクトを容易にとることが可能である。基板側は電子親和力の小さいＡｌＧａＮ層１２であるため、バッファ層耐圧に優れ、かつチャネルの電子の閉じこめ効果も良好になっていることが分かる。
１０、５０、６０、７０、８０、９０ 電界効果トランジスタ
１１ 窒素極性を有するＧａＮ基板（基板）
１２ ＡｌＧａＮ層（電子供給層）
１３、５３ ＧａＮ層（電子走行層）
１４ ＡｌＮ層（障壁層）
１５、５５、８５、９５ 窒化物半導体多層体
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
１９、５９ ヘテロ接合
６１ａ、６１ｂ ｎ＋導電領域
７１ ゲート絶縁層
８４、９４ ２層の障壁層（多層の障壁層）
８４ａ ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）
８４ｂ、９４ｂ ｉ−ＡｌＧａＮ層
１３１ 窒素極性ＧａＮ基板
１３１ａ シリコン（Ｓｉ）ウエハ
１３１ｂ 二酸化シリコン接合層
１３１ｃ 窒素極性ＧａＮ本体
１３２ 基板
１３３ 遷移層（核生成層）
１３４ Ｇａ極性を有するＧａＮ層（バッファ材料層）
１３５ 水素原子
１３６ 注入領域
１４０ 従来の電界効果トランジスタ
１４１ ＧａＮ層（バッファ層）
１４２ ＡｌＧａＮ層（第１の第ＩＩＩ族半導体本体）
１４３ ＧａＮ層（第２の第ＩＩＩ族半導体本体）
１４４ ゲートバリア材料
１４６ ゲート電極
１４７ ソース電極
１４８ ドレイン電極
１４９ リセス（酸化膜本体）
１１ 窒素極性を有するＧａＮ基板（基板）
１２ ＡｌＧａＮ層（電子供給層）
１３、５３ ＧａＮ層（電子走行層）
１４ ＡｌＮ層（障壁層）
１５、５５、８５、９５ 窒化物半導体多層体
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
１９、５９ ヘテロ接合
６１ａ、６１ｂ ｎ＋導電領域
７１ ゲート絶縁層
８４、９４ ２層の障壁層（多層の障壁層）
８４ａ ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）
８４ｂ、９４ｂ ｉ−ＡｌＧａＮ層
１３１ 窒素極性ＧａＮ基板
１３１ａ シリコン（Ｓｉ）ウエハ
１３１ｂ 二酸化シリコン接合層
１３１ｃ 窒素極性ＧａＮ本体
１３２ 基板
１３３ 遷移層（核生成層）
１３４ Ｇａ極性を有するＧａＮ層（バッファ材料層）
１３５ 水素原子
１３６ 注入領域
１４０ 従来の電界効果トランジスタ
１４１ ＧａＮ層（バッファ層）
１４２ ＡｌＧａＮ層（第１の第ＩＩＩ族半導体本体）
１４３ ＧａＮ層（第２の第ＩＩＩ族半導体本体）
１４４ ゲートバリア材料
１４６ ゲート電極
１４７ ソース電極
１４８ ドレイン電極
１４９ リセス（酸化膜本体）
Claims (16)
- 窒素極性を有する窒化物半導体多層体と、ゲート電極と、ソース電極と、ドレイン電極とを備え、
前記窒化物半導体多層体は、基板上に、電子供給層と、電子走行層と、障壁層とが前記順序でエピタキシャルに積層された多層体であり、
前記ゲート電極が、前記障壁層上に配置され、
前記ゲート電極下部以外の前記窒化物半導体多層体が、リセス構造を有し、
前記ソース電極および前記ドレイン電極が、前記リセス構造の底面に配置され、
前記電子走行層と前記電子供給層との界面にヘテロ接合が形成されており、
前記障壁層は、
前記ゲート電極と対向する第１領域と、
前記第１領域以外の第２領域と、
を有し、
前記第１領域において、前記障壁層は、前記第２領域に比して前記ゲート電極側に突出して前記第２領域よりも厚い膜厚を有し、
前記第２領域において、前記ソース電極及び前記ドレイン電極が前記障壁層を介して前記電子走行層と対向しており、
前記電子走行層が、ＧａＮ層又はＩｎＧａＮ層であり、
前記障壁層が、ＡｌＧａＮ層である電界効果トランジスタ。 - 前記障壁層が、ｐ型にドーピングされていることを特徴とする請求項１に記載の電界効果トランジスタ。
- 前記障壁層の不純物濃度が、１×１０１７〜１×１０２２ｃｍ−３の範囲であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
- 前記電子走行層が、ＧａＮ層であり、前記電子供給層が、ＡｌＧａＮ層であることを特徴とする請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
- 前記電子走行層が、ＩｎＧａＮ層であり、前記電子供給層が、ＡｌＧａＮ層であることを特徴とする請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
- 前記電子供給層が、ＡｌＧａＮ層であり、
前記障壁層のＡｌＧａＮ層のＡｌ組成が、前記電子供給層のＡｌＧａＮ層のＡｌ組成より大きいことを特徴とする請求項１〜５のいずれか一項に記載の電界効果トランジスタ。 - 前記電子供給層が、ＡｌＧａＮ層であり、
前記電子供給層のＡｌＧａＮ層のＡｌ組成が、層厚方向で変調され、
前記電子走行層側のＡｌ組成が、前記基板側のＡｌ組成より大きいことを特徴とする請求項１〜６のいずれか一項に記載の電界効果トランジスタ。 - 前記障壁層のＡｌＧａＮ層のＡｌ組成が、層厚方向で変調され、
前記ゲート電極側のＡｌ組成が、前記電子走行層側のＡｌ組成より大きいことを特徴とする請求項１〜７のいずれか一項に記載の電界効果トランジスタ。 - 前記ドレイン電極および前記ソース電極の少なくとも一方の電極の下部に、ｎ＋導電領域が形成されていることを特徴とする請求項１〜８のいずれか一項に記載の電界効果トランジスタ。
- 前記電子走行層の電子親和力が、前記電子供給層の電子親和力より大きいことを特徴とする請求項１〜９のいずれか一項に記載の電界効果トランジスタ。
- 前記電子供給層の電子親和力が、前記障壁層の電子親和力より大きいことを特徴とする請求項１〜１０のいずれか一項に記載の電界効果トランジスタ。
- さらに、バンドギャップエネルギーが５ｅＶ以上のゲート絶縁層を備え、
前記ゲート絶縁層が、前記ゲート電極と前記障壁層との間に形成されていることを特徴とする請求項１〜１１のいずれか一項に記載の電界効果トランジスタ。 - 前記基板が、窒素極性を有するＧａＮ基板、サファイア基板、ＺｒＢ２基板、６Ｈ−ＳｉＣ基板、Ｓｉ（１１１）基板のいずれかであることを特徴とする請求項１〜１２のいずれか一項に記載の電界効果トランジスタ。
- 基板上に、電子供給層、電子走行層および障壁層を、エピタキシャル成長により前記順序で積層して、窒素極性を有する窒化物半導体多層体を形成する窒化物半導体多層体形成工程と、
前記障壁層上に、ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極下部以外の前記窒化物半導体多層体に、リセス構造を形成するリセス構造形成工程と、
前記リセス構造の底面に、ソース電極およびドレイン電極を形成する電極形成工程とを含み、
前記障壁層は、
前記ゲート電極と対向する第１領域と、
前記第１領域以外の第２領域と、
を有し、
前記第１領域において、前記障壁層は、前記第２領域に比して前記ゲート電極側に突出して前記第２領域よりも厚い膜厚を有し、
前記第２領域において、前記ソース電極及び前記ドレイン電極が前記障壁層を介して前記電子走行層と対向しており、
前記電子走行層が、ＧａＮ層又はＩｎＧａＮ層であり、
前記障壁層が、ＡｌＧａＮ層である電界効果トランジスタの製造方法。 - さらに、前記ドレイン電極および前記ソース電極の少なくとも一方の電極の下部に該当する領域に、ｎ＋導電領域を形成するｎ＋導電領域形成工程を含むことを特徴とする請求項１４に記載の電界効果トランジスタの製造方法。
- さらに、バンドギャップエネルギーが５ｅＶ以上のゲート絶縁層を、前記窒化物半導体多層体の前記障壁層上に形成するゲート絶縁層形成工程を含むことを特徴とする請求項１４又は１５に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009147029A JP5587564B2 (ja) | 2009-06-19 | 2009-06-19 | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009147029A JP5587564B2 (ja) | 2009-06-19 | 2009-06-19 | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011003808A JP2011003808A (ja) | 2011-01-06 |
| JP5587564B2 true JP5587564B2 (ja) | 2014-09-10 |
Family
ID=43561511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009147029A Expired - Fee Related JP5587564B2 (ja) | 2009-06-19 | 2009-06-19 | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5587564B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156332A (ja) * | 2011-01-26 | 2012-08-16 | Toshiba Corp | 半導体素子 |
| US8710511B2 (en) * | 2011-07-29 | 2014-04-29 | Northrop Grumman Systems Corporation | AIN buffer N-polar GaN HEMT profile |
| JP2013074070A (ja) * | 2011-09-27 | 2013-04-22 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP5790461B2 (ja) * | 2011-12-07 | 2015-10-07 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| KR101334164B1 (ko) * | 2012-06-28 | 2013-11-29 | 순천대학교 산학협력단 | 고-전자 이동도 트랜지스터 소자 및 그 제조 방법 |
| WO2014031229A1 (en) * | 2012-08-24 | 2014-02-27 | Northrop Grumman Systems Corporation | Ingan channel n-polar gan hemt profile |
| JP2014197644A (ja) * | 2013-03-29 | 2014-10-16 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
| US9552979B2 (en) * | 2013-05-31 | 2017-01-24 | Asm Ip Holding B.V. | Cyclic aluminum nitride deposition in a batch reactor |
| US9935191B2 (en) * | 2014-06-13 | 2018-04-03 | Intel Corporation | High electron mobility transistor fabrication process on reverse polarized substrate by layer transfer |
| JP6418032B2 (ja) * | 2015-03-27 | 2018-11-07 | 富士通株式会社 | 半導体装置 |
| JP7028547B2 (ja) * | 2016-06-20 | 2022-03-02 | 株式会社アドバンテスト | 化合物半導体装置の製造方法 |
| US11127596B2 (en) | 2016-08-18 | 2021-09-21 | Raytheon Company | Semiconductor material growth of a high resistivity nitride buffer layer using ion implantation |
| JP7069584B2 (ja) | 2017-07-21 | 2022-05-18 | 住友電気工業株式会社 | 基板生産物の製造方法 |
| JP7461630B2 (ja) | 2020-01-23 | 2024-04-04 | 国立大学法人東海国立大学機構 | 高電子移動度トランジスタ装置、半導体多層膜ミラーおよび縦型ダイオード |
| CN114400259B (zh) * | 2021-12-13 | 2023-04-11 | 晶通半导体(深圳)有限公司 | 结势垒肖特基二极管 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4022708B2 (ja) * | 2000-06-29 | 2007-12-19 | 日本電気株式会社 | 半導体装置 |
| JP2006269534A (ja) * | 2005-03-22 | 2006-10-05 | Eudyna Devices Inc | 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板 |
| JP5202312B2 (ja) * | 2005-07-06 | 2013-06-05 | インターナショナル レクティフィアー コーポレイション | 第ｉｉｉ族窒化物エンハンスメント型デバイス |
| WO2007136401A2 (en) * | 2005-09-16 | 2007-11-29 | The Regents Of The University Of California | N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor |
| JP4755961B2 (ja) * | 2006-09-29 | 2011-08-24 | パナソニック株式会社 | 窒化物半導体装置及びその製造方法 |
| JP5200372B2 (ja) * | 2006-12-07 | 2013-06-05 | 日立電線株式会社 | 電界効果トランジスタおよびその製造方法 |
| US7915643B2 (en) * | 2007-09-17 | 2011-03-29 | Transphorm Inc. | Enhancement mode gallium nitride power devices |
-
2009
- 2009-06-19 JP JP2009147029A patent/JP5587564B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011003808A (ja) | 2011-01-06 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131205 |
|
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|
| A977 | Report on retrieval |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140124 |
|
| A02 | Decision of refusal |
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| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140722 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| S531 | Written request for registration of change of domicile |
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