CN111009579A - 半导体异质结构及半导体器件 - Google Patents
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Abstract
本发明提供半导体异质结构及半导体器件，所述半导体异质结构包括，衬底；成核层，设置于衬底上；缓冲层，缓冲层至少包括一第一缓冲层和一第二缓冲层，第一缓冲层设置于成核层上，第二缓冲层，设置于第一缓冲层上；一沟道层，设置于第一缓冲层上；以及一势垒层，设置于沟道层上；其中，第一缓冲层具有第一掺杂浓度，第二缓冲层具有第二掺杂浓度，第一掺杂浓度大于第二掺杂浓度。利用本发明，在半导体异质结构中引入至少两种不同掺杂浓度缓冲层，可同时兼顾高阻缓冲层电阻率与沟道层晶体质量的要求，不仅制备简单，而且可大幅降低沟道层的缺陷密度，提高半导体异质结构的晶体质量，改善其电流崩坍效应，可应用于低成本的高频、高功率器件的研制。
Description
技术领域
本发明涉及一种半导体技术领域，特别是涉及半导体异质结构及半导体器件。
背景技术
以III族氮化物为代表的第三代半导体具有高禁带宽度、高击穿电场、高饱和电子漂移速度以及强极化等优异的性质，特别是基于AlGaN/GaN异质结构的高迁移率晶体管(HEMT)具有开关速度快、导通电阻低、器件体积小、耐高温、节能等优异特性，有望在下一代高效功率电子器件领域得到广泛使用。在以蓝宝石、碳化硅、硅为衬底材料的GaN基异质结构材料中，Si上GaN基异质结构材料及器件因其在大尺寸、低成本以及与现有Si工艺兼容等方面具有明显的优势，在太阳能逆变器、混合动力汽车逆变器、功率电源、家用电器及工业设备的功率转换器等领域有广泛的应用前景,也因此使其成为国际上氮化物领域研究的热点之一。
AlGaN/GaN HEMT器件有源区的外延材料主要包括由GaN(AlGaN)材料形成的高阻缓冲层、GaN高迁移率沟道层和AlGaN势垒层，另外还会有一些为了解决某些材料生长问题或提高器件某些性能而添加的功能材料层。其中高阻GaN(AlGaN)缓冲层有两个作用：一是将成核层中的位错与缺陷隔离，使得GaN沟道层能够生长在一个良好的初始界面上，可以显著提高AlGaN/GaN异质结界面质量和平整度，从而改善二维电子气的输运性能；二是阻止沟道层中的电子向下层材料泄漏，解决器件的漏电问题，因此需要GaN缓冲层必须具备比较高的高阻率，一般要求其室温电阻率必须在106Ω·cm以上。为了提高Si衬底上GaN基材料的击穿电压，需要引入高背景浓度的碳(C)掺杂，碳掺杂技术是利用碳杂质的自补偿效应，获得高阻的GaN(AlGaN)缓冲层，是获得高耐压GaN基HEMT材料及器件的关键基础，通过碳掺杂的自补偿效应可获得的高阻GaN缓冲层，碳的掺杂浓度可以达到原子1×1020原子/cm3以上，电阻率大于5000Ω/□。但是在如此高的补偿杂质掺杂的条件下，GaN基材料质量会严重的裂化，不利于改善器件的耐压特性，而且大量缺陷的引入，GaN基异质结的表面质量和晶体质量都会受到很大影响，在掺C的GaN基缓冲层上需要重新优化GaN沟道层的生长参数，通过调节生长条件，改善表面质量，提高二维电子气的电子浓度和迁移率。
高迁移率GaN沟道层是AlGaN/GaNHEMT结构的核心组成部分，沟道层材料晶格质量的优劣直接影响二维电子气的输运性能。生长过程中一方面要求提高沟道层材料的晶格质量，降低沟道层的背景电子浓度，从而减少散射和提高二维电子气迁移率；另一方面要有效释放衬底与GaN沟道层之间的晶格失配和热失配应力，改善异质结的界面特性，进而外延出高质量的AlGaN势垒层。
电流崩塌(Current collapse)现象是在一定条件下使AlGaN/GaN HEMT器件输出电流、输出功率减小，增益降低，性能恶化，器件的可靠性被破坏的现象，它是AlGaN/GaNHEMT器件走向成熟应用的重大障碍之一。高碳浓度掺杂的GaN基缓冲层，一方面会影响沟道层的晶体质量，影响二维电子气的迁移率和载流子浓度；另一方面也会造成高压(或高场)时，AlGaN/GaN HEMT器件的电流崩塌效应。目前，在微波放大器的应用中，器件的工作电压较低，电流崩塌效应已经得到较好解决。但是由高压(或高场)所致的电流崩塌效应仍未得到完全的解决，电流崩塌问题的解决与否是GaN电力电子器件能否达到实用化的一个很重要的因素，也是一大技术难点。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体异质结构及半导体器件，用于解决现有技术中半导体异质结构中不能同时兼顾高阻缓冲层与高质量沟道层的要求，而引起半导体异质结构的抗击穿能力差，容易发生电流崩坍的技术问题。
为实现上述目的及其他相关目的，本发明提供一种半导体异质结构，所述结构包括：
一衬底；
一成核层，设置于所述衬底上；
一缓冲层，所述缓冲层至少包括一第一缓冲层和一第二缓冲层，所述第一缓冲层设置于所述成核层上，所述第二缓冲层，设置于所述第一缓冲层上；
一沟道层，设置于所述第一缓冲层上；以及
一势垒层，设置于所述沟道层上，所述势垒层和所述沟道层构成异质结构；
其中，所述第一缓冲层具有第一掺杂浓度，所述第二缓冲层具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度。
作为对本发明半导体异质结构的改进，所述沟道层和所述势垒层之间还设置有***层，所述势垒层、所述***层和所沟道层一起构成异质结构；所述***层的材料包括氮化铝；所述***层的厚度为0.5nm～3nm。
作为对本发明半导体异质结构的改进，所述成核层和所述第一缓冲层之间还设置有控制层；所控制层的材料包括铝镓氮，所述控制层的材料的化学通式为AlxGa1-xN，其中，0.1≤x≤1；所述控制层的厚度为5nm～20μm。
作为对本发明半导体异质结构的改进，所述第一缓冲层和所述第二缓冲层的总厚度不小于3μm，其中，所述第二缓冲层的厚度不小于1μm。
作为对本发明半导体异质结构的改进，所述成核层的厚度为10nm～2μm；所述沟道层的厚度为2nm～1μm；所述势垒层的厚度为3nm～50nm。
作为对本发明半导体异质结构的改进，所述衬底的材料包括蓝宝石、硅、碳化硅和砷化镓中的一种；所述成核层的材料包括铝镓氮或氮化铝；所述第一缓冲层的材料包括氮化镓或铝镓氮；所述第二缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铟镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
作为对本发明半导体异质结构的改进，所述衬底包括单晶硅衬底。
作为对本发明半导体异质结构的改进，所述缓冲层还至少包括一第三缓冲层，所述第三缓冲层位于所述第一缓冲层和所述第二缓冲层之间；所述第三缓冲层具有第三掺杂浓度，所述第三掺杂浓度介于所述第一掺杂浓度和所述第二掺杂浓度之间。
作为对本发明半导体异质结构的改进，所述第一缓冲层和所述第二缓冲层中的掺杂元素包括碳元素或铁元素。
作为对本发明半导体异质结构的改进，所述第一掺杂浓度大于1x1019原子/cm3，所述第二掺杂浓度为1x1018原子/cm3～1x1019原子/cm3。
在本发明中，所述半导体异质结构的纵向击穿电压为1000V，横向击穿电压为670V。
为实现上述目的及其他相关目的，本发明还提供一种半导体器件，所述半导体器件中包括上述半导体异质结构；所述半导体结构包括AlGaN/GaN异质结构的高迁移率晶体管。
如上所述，本发明的半导体异质结构及半导体器件，具有以下有益效果：
利用本发明，在半导体异质结构中引入至少两种不同掺杂浓度缓冲层，能同时兼顾高阻缓冲层电阻率与沟道层晶体质量的要求，不仅制备工艺简单，而且可大幅降低沟道层的缺陷密度，提高半导体异质结构的晶体质量，改善器件击穿电压和电流崩坍效应，可应用于例如AlGaN/GaN异质结构的高迁移率晶体管等低成本的高频、高功率半导体器件的研制。
附图说明
图1显示为本发明的半导体结构的示意图。
图2显示为本发明的半导体结构制备方法流程图。
元件标号说明
1 衬底
2 成核层
3 控制层
41 第一缓冲层
42 第二缓冲层
5 沟道层
6 ***层
7 势垒层
S10～S80 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，为了解决现有技术中半导体异质结构中不能同时兼顾高阻缓冲层与高质量沟道层5的要求，而引起半导体异质结构的抗击穿能力差，容易发生电流崩坍的技术问题，本发明提供一种半导体异质结构，所述结构包括，一衬底1，依次设置于所述衬底1上的一成核层2，一缓冲层，一沟道层5以及一势垒层7。
具体地，所述成核层2设置于所述衬底1上；所述缓冲层设置于所述成核层2上，主要有两个作用，一是将所述成核层2中的位错与缺陷隔离，使得所述沟道层5能够生长在一个良好的初始界面上，可以显著提高势垒层7/沟道层5异质结界面质量和平整度，从而改善二维电子气的输运性能；二是阻止沟道层5中的电子向下层材料(衬底1)泄漏；所述沟道层5设置于所述第一缓冲层41上，用于为二维电子气提供一个良好的运输通道；以及一势垒层7，设置于所述沟道层5上，所述势垒层7和所述沟道层5构成异质结构，用于在所述势垒层7和所述沟道层5的界面处形成高浓度的具有高迁移特性的二维电子气。
如图1所示，所述缓冲层至少包括一第一缓冲层41和一第二缓冲层42，所述第一缓冲层41设置于所述成核层2上，所述第二缓冲层42，设置于所述第一缓冲层41上；其中，所述第一缓冲层41具有第一掺杂浓度，所述第二缓冲层42具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度，以使得所述第一缓冲层41具有高的电阻率，能有效阻止沟道层5中的电子向下注入到衬底1中，而所述第二缓冲层42由于具有较低的掺杂浓度，可在其上生长出高晶格质量的沟道层5，不仅降低了沟道层5中的背景电子浓度，减少散射和提高而微电子气的迁移率，而且可有效释放衬底1与沟道层5之间的晶格适配和热失配应力，改善异质结的截面特性，外延出高质量的势垒层，也即同时了兼顾半导体异质结构对高阻缓冲层电阻率与沟道层5晶体质量的要求。
作为示例，所述衬底1包括硅衬底或碳化硅衬底，当然也可以包括注入蓝宝石衬底或砷化镓衬底；所述成核层2的材料包括铝镓氮或氮化铝；所述第一缓冲层41的材料包括氮化镓或铝镓氮；所述第二缓冲层的材料包括氮化镓或铝镓氮；所述沟道层5的材料包括氮化镓或铟镓氮；所述势垒层7的材料包括铝镓氮或铟铝氮。
作为示例，所述第一缓冲层41和所述第二缓冲层42的总厚度不小于3μm，其中，所述第二缓冲层42的厚度不小于1μm。
作为示例，所述成核层2的厚度为10nm～2μm；所述沟道层5的厚度为2nm～1μm；所述势垒层7的厚度为3nm～50nm。
在一实施例中，如图1所示，所述沟道层5和所述势垒层7之间还设置有***层6，所述***层6用于降低合金的无序化散射；所述势垒层7、所述***层6和所沟道层5一起构成异质结构，用于在所述势垒层7和所述沟道层5的界面处形成高浓度的具有高迁移特性的二维电子气。作为示例，所述***层6的材料包括氮化铝；所述***层6的厚度为0.5nm～3nm。
在一实施例中，如图1所示，所述成核层2和所述第一缓冲层41之间还设置有控制层3。作为示例，所控制层3的材料包括铝镓氮，所述控制层3的材料的化学通式为AlxGa1-xN，其中，0.1≤x≤1；所述控制层3的厚度为5nm～20μm。
在一实施例中，所述缓冲层还包括一第三缓冲层(未图示)，所述第三缓冲层位于所述第一缓冲层41和所述第二缓冲层42之间；所述第三缓冲层具有第三掺杂浓度，所述第三掺杂浓度介于所述第一掺杂浓度和所述第二掺杂浓度之间。需要说明的是，在其它实施例中，所述缓冲层还可以包括第四缓冲层，第五缓冲层以及更多缓冲层，所述多个缓冲层设置于所述第一缓冲层41和所述第二缓冲层42之间，并按照浓度阶梯分布，从所述第一缓冲层41到所述第二缓冲层42之间的各缓冲层掺杂浓度依次降低。
所述第一缓冲层41和所述第二缓冲层42中的掺杂元素包括碳元素或铁元素，作为示例，掺杂的方式可采用原位的外延掺杂，原位外延掺杂是指在形成所述第一缓冲层41和所述第二缓冲层42的过程中通过控制实验条件来改变非故意掺杂的浓度；当然也可采用离子注入掺杂工艺或热扩散掺杂工艺，不以此为限。
作为示例，所述第一掺杂浓度大于1x1019原子/cm3，所述第二掺杂浓度为1x1018原子/cm3～1x1019原子/cm3。
本发明的所述半导体异质结构的纵向击穿电压可达到1000V，横向击穿电压为可达到670V。
需要说明的是，上述的半导体异质结构可应用到具体半导体器件(例如高频、高功率器件)中，来改善器件的击穿电压和电流崩塌效应，提高器件的性能。例如包含上述半导体一致结构的AlGaN/GaN异质结构高迁移率晶体管。
如图2所示，本发明还提供一种上述半导体异质结构的制备方法，所述制备方法包括以下步骤：
执行步骤S10，提供一衬底1，所述衬底1包括硅衬底或碳化硅衬底，例如可采用单晶硅衬底。
执行步骤S20，于所述衬底1的上表面形成一成核层2，所述成核层2的材料包括铝镓氮或氮化铝；所述成核层2的厚度为10nm～2μm。
执行步骤S30，于所述成核层2上形成第一缓冲层41；于所述第一缓冲层41上形成第二缓冲层42；所述第一缓冲层41的材料包括氮化镓或铝镓氮；所述第二缓冲层42的材料包括氮化镓或铝镓氮；所述第一缓冲层41和所述第二缓冲层42的总厚度不小于3μm，其中，所述第二缓冲层42的厚度不小于1μm。
为了能时兼顾高阻缓冲层电阻率与沟道层5晶体质量，所述第一缓冲层41具有第一掺杂浓度，所述第二缓冲层42具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度。作为示例，所述第一掺杂浓度大于1x1019原子/cm3，所述第二掺杂浓度为1x1018原子/cm3～1x1019原子/cm3。
需要说明的是，所述第一缓冲层41和所述第二缓冲层42中的掺杂元素包括碳元素或铁元素，作为示例，所述掺杂元素可选用碳元素。
在一实施例中，形成所述第一缓冲层41和所述第二缓冲层42的步骤包括，于所述成核层2上通过原位外延掺杂的方式形成所述第一缓冲层41；于所述第一缓冲层41上通过原位外延掺杂的方式形成所述第二缓冲层42。
在另一实施例中，形成所述第一缓冲层41和所述第二缓冲层42的步骤包括，于所述成核层2上形成第一缓冲材料层，通过热扩散工艺向所述第一缓冲材料层中注入掺杂元素，以形成所述第一缓冲层41；于所述第一缓冲层41上形成第二缓冲材料层，通过热扩散工艺向所述第二缓冲材料层中注入掺杂元素，以形成所述第二缓冲层42。
在又一个实施例中，形成所述第一缓冲层41和所述第二缓冲层42的步骤包括，于所述成核层2上形成第一缓冲材料层，通过热扩散工艺向所述第一缓冲材料层中注入掺杂元素，以形成所述第一缓冲层41；于所述第一缓冲层41上形成第二缓冲材料层，通过热扩散工艺向所述第二缓冲材料层中注入掺杂元素，以形成所述第二缓冲层42。
需要说明的是，在一些实施例中，于所述第一缓冲层41和所述第二缓冲层42之间至少形成一第三缓冲层；所述第三缓冲层具有第三掺杂浓度，所述第三掺杂浓度介于所述第一掺杂浓度和所述第二掺杂浓度之间。需要说明的是，在其它实施例中，所述第一缓冲层41和所述第二缓冲层42之间还可以包括第四缓冲层，第五缓冲层以及更多缓冲层，所述多个缓冲层设置于所述第一缓冲层41和所述第二缓冲层42之间，并按照浓度阶梯分布，从所述第一缓冲层41到所述第二缓冲层42之间的各缓冲层掺杂浓度依次降低。
在一实施例中，于所述成核层2和所述第一缓冲层41之间形成一控制层3的步骤，所述控制层3用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；所述控制层3的材料包括铝镓氮，所述控制层3的材料的化学通式为AlxGa1-xN，其中，0.1≤x≤1；所述控制层3的厚度为5nm～20μm。
执行步骤S40，于所述第一缓冲层41上形成一沟道层5，用于为二维电子气提供一个良好的运输通道，所述沟道层5的材料包括氮化镓或铟镓氮；所述沟道层5的厚度为2nm～1μm。
执行步骤S50，于所述沟道层5上形成一势垒层7，所述势垒层7的材料包括铝镓氮或铟铝氮；所述势垒层7的厚度为3nm～50nm；所述势垒层7和所述沟道层5构成异质结构，用于在所述势垒层7和所述沟道层5的界面处形成高浓度的具有高迁移特性的二维电子气。
在一实施例中，于所述沟道层5和所述势垒层7之间形成一***层6的步骤，所述***层6用于降低合金的无序化散射；所述势垒层7、所述***层6和所沟道层5一起构成异质结构，用于在所述势垒层7和所述沟道层5的界面处形成高浓度的具有高迁移特性的二维电子气；所述***层6的材料包括氮化铝；所述***层6的厚度为0.5nm～3nm。
需要说明的是，所述成核层2、控制层、外延层、沟道层5、***层6和势垒层7的生长方法可采用诸如金属有机化合物气相外延(MOCVD)，分子束外延(MBE)，氢化物气相外延(HVPE)和气相外延(CVD)中的一种，当然也可采用诸如原子层沉积(ALD)等其它方法来生长，不以此为限。
通过本发明的半导体异质结构制备方法，可获得了纵向击穿电压1000V，横向击穿电压670V的高击穿半导体异质结构。
需要说明的是，本发明的半导体异质结构制备方法可应用于异质结构高迁移率晶体管的制作；所述异质结构高迁移率晶体管包括AlGaN/GaN异质结构高迁移率晶体管。
下面将结合具体的实施例来说明本发明半导体异质结构的制备过程。
实施例1
(1)选择一种单晶硅衬底1，硅的晶向包括硅(111)、硅(100)、硅(110)等，当然也可采用诸如碳化硅的其它衬底1，不以此为限。
(2)在单晶硅衬底1上生长铝镓氮或氮化铝作为成核层2，生长温度为900～1200℃，生长压力为10～200mbar，生长厚度为10nm～2μm。
(3)在成核层2上外延生长铝镓氮作为控制层，生长温度为900～1200℃，生长压力为10-200mbar，生长厚度为10nm～10μm，铝的摩尔组分为100％～10％之间，该层起到调控应力和抑制缺陷的作用。
(4)在控制层3上生长氮化镓外延层，生长氮化镓外延层的常用诸如三甲基镓TMGa/三乙基镓TEGa和氮气分别作为Ga源和N源，以超纯氢气作为载气，GaN材料的生长是在高温下，通过TMGa或TEGa分解出的Ga与NH3的化学反应实现的，其可逆的反应方程式为：Ga+NH3＝GaN+3/2H2，其中，三甲基镓TMGa或三乙基镓TEGa中均含有碳元素，可以直接用来进行外延掺杂，本实施例中通过改变生长温度、五三比、氨气流量、压力等条件改变非故意掺杂碳掺杂浓度，其中高阻氮化镓缓冲层包括高碳掺杂浓度的第一缓冲层41与相对低碳掺杂浓度的第二缓冲层42，第一缓冲层41的碳掺杂浓度大于1×1019原子/cm3，第二缓冲层42的碳掺杂浓度小于1×1019原子/cm3，但是大于1×1018原子/cm3；第一缓冲层41与第二缓冲层42的厚度总计大于3μm，第二缓冲层42的厚度大于1μm；作为示例，氮化镓外延层的生长温度为900～1100℃，生长压力为10～200mbar。
(5)在氮化镓外延层上生长氮化镓沟道层5，生长温度为900～1200℃，生长压力为10～200mbar，厚度为2nm～1.0μm，为二维电子气提供一个良好的输运通道。
(6)在氮化镓沟道层5上生长氮化铝***层6，降低合金无序散射，生长温度为900～1200℃，生长压力为10～200mbar，厚度为0.5nm～3.0nm。
(7)在氮化铝***层6上生长铝镓氮势垒层7，生长温度为750～1200℃，生长压力为10～200mbar，厚度为3nm～50nm，与其下面的氮化镓沟道层5和氮化铝***层6一起构成异质结构，在其界面处形成高浓度的具有高迁移特性的二维电子气。
实施例2
(1)选择一种单晶硅衬底1，硅的晶向包括硅(111)、硅(100)、硅(110)等，当然也可采用诸如碳化硅的其它衬底1，不以此为限。
(2)在单晶硅衬底1上生长铝镓氮或氮化铝作为成核层2，生长温度为900～1200℃，生长压力为10～200mbar，生长厚度为10nm～2μm。
(3)在成核层2上外延生长铝镓氮作为控制层3，生长温度为900～1200℃，生长压力为10～200mbar，生长厚度为10nm～10μm，铝的摩尔组分为100％～10％之间，该层起到调控应力和抑制缺陷的作用。
(4)在控制层3上生长氮化镓外延层，生长温度为900～1100℃，生长压力为10～200mbar，通过改变生长温度、五三比、氨气流量、压力等条件改变非故意掺杂碳掺杂浓度，其中高阻氮化镓缓冲层分为高碳掺杂浓度的第一缓冲层41与相对低碳掺杂浓度的第二缓冲层42，第一缓冲层41的碳掺杂浓度大于1×1019原子/cm3，第二缓冲层42的碳掺杂浓度小于1×1019原子/cm3，但是大于1×1018原子/cm3；第一缓冲层41与第二缓冲层42的厚度总计大于3μm，第二缓冲层42的厚度大于1μm。
(5)在铝镓氮外延层上生长氮化镓沟道层5，生长温度为900～1200℃，生长压力为10～200mbar，厚度为2nm～1.0μm，为二维电子气提供一个良好的输运通道。
(6)在氮化镓沟道层5上生长氮化铝***层6，降低合金无序散射，生长温度为900～1200℃，生长压力为10～200mbar，厚度为0.5nm～3.0nm。
(7)在氮化铝***层6上生长铟铝氮势垒层7，生长温度为750～1200℃，生长压力为10～200mbar，厚度为3nm～50nm，与其下面的氮化镓沟道层5和氮化铝***层6一起构成异质结构，在其界面处形成高浓度的具有高迁移特性的二维电子气。
实施例3
(1)选择一种单晶硅衬底1，硅的晶向包括硅(111)、硅(100)、硅(110)等，当然也可采用诸如碳化硅的其它衬底1，不以此为限。
(2)在单晶硅衬底1上生长铝镓氮或氮化铝作为成核层2，生长温度为900～1200℃，生长压力为10～200mbar，生长厚度为10nm～2μm。
(3)在成核层2上外延生长铝镓氮作为控制层3，生长温度为900～1200℃，生长压力为10～200mbar，生长厚度为10nm～10μm，铝的摩尔组分为23.4％，该层起到调控应力和抑制缺陷的作用。
(4)在控制层3上生长氮化镓外延层，生长温度为900～1100℃，生长压力为10～200mbar，通过改变生长温度、五三比、氨气流量、压力等条件改变非故意掺杂碳掺杂浓度，其中高阻氮化镓缓冲层分为高碳掺杂浓度的第一缓冲层41与相对低碳掺杂浓度的第二缓冲层42，第一缓冲层41的碳掺杂浓度大于1×1019原子/cm3，第二缓冲层42的碳掺杂浓度小于1×1019原子/cm3，但是大于1×1018原子/cm3；第一缓冲层41与第二缓冲层42的厚度总计大于3μm，第二缓冲层42的厚度大于1μm。
(5)在氮化镓外延层上生长铟镓氮沟道层5，该铟镓氮沟道层5的铟的摩尔组分为0.01～100％，生长温度为600～1200℃，生长压力为10～1000mbar，厚度为2nm～1.0μm，为二维电子气提供一个良好的输运通道。
(6)在铟镓氮沟道层5上生长氮化铝***层6，降低合金无序散射，生长温度为900～1200℃，生长压力为10～200mbar，厚度为0.5nm～3.0nm。
(7)在氮化铝***层6上生长铝镓氮势垒层7或铟铝氮势垒层7，生长温度为750～1200℃，生长压力为10～200mbar，厚度为3nm～50nm，与其下面的氮化镓沟道层5和氮化铝***层6一起构成异质结构，在其界面处形成高浓度的具有高迁移特性的二维电子气。
综上所述，本发明提供半导体异质结构及半导体器件，所述半导体异质结构包括，一衬底；一成核层，设置于所述衬底上；一缓冲层，所述缓冲层至少包括一第一缓冲层和一第二缓冲层，所述第一缓冲层设置于所述成核层上，所述第二缓冲层，设置于所述第一缓冲层上；一沟道层，设置于所述第一缓冲层上；以及一势垒层，设置于所述沟道层上，所述势垒层和所述沟道层构成异质结构；其中，所述第一缓冲层具有第一掺杂浓度，所述第二缓冲层具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度。利用本发明，在半导体异质结构中引入至少两种掺杂浓度缓冲层，能同时兼顾高阻缓冲层电阻率与沟道层晶体质量的要求，不仅制备工艺简单，而且可大幅降低沟道层的缺陷密度，提高半导体异质结构的晶体质量，改善器件击穿电压和电流崩坍效应，可应用于例如AlGaN/GaN异质结构的高迁移率晶体管等低成本的高频、高功率半导体器件的研制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种半导体异质结构，其特征在于，所述结构包括：
一衬底；
一成核层，设置于所述衬底上；
一缓冲层，所述缓冲层至少包括一第一缓冲层和一第二缓冲层，所述第一缓冲层设置于所述成核层上，所述第二缓冲层，设置于所述第一缓冲层上；
一沟道层，设置于所述第一缓冲层上；以及
一势垒层，设置于所述沟道层上，所述势垒层和所述沟道层构成异质结构；
其中，所述第一缓冲层具有第一掺杂浓度，所述第二缓冲层具有第二掺杂浓度，所述第一掺杂浓度大于所述第二掺杂浓度。
2.根据权利要求1所述半导体异质结构，其特征在于，所述沟道层和所述势垒层之间还设置有***层，所述势垒层、所述***层和所沟道层一起构成异质结构；所述***层的材料包括氮化铝；所述***层的厚度为0.5nm～3nm。
3.根据权利要求1所述半导体异质结构，其特征在于，所述成核层和所述第一缓冲层之间还设置有控制层；所控制层的材料包括铝镓氮，所述控制层的材料的化学通式为AlxGa1- xN，其中，0.1≤x≤1；所述控制层的厚度为5nm～20μm。
4.根据权利要求1所述半导体异质结构，其特征在于，所述第一缓冲层和所述第二缓冲层的总厚度不小于3μm，其中，所述第二缓冲层的厚度不小于1μm。
5.根据权利要求1所述半导体异质结构，其特征在于，所述成核层的厚度为10nm～2μm；所述沟道层的厚度为2nm～1μm；所述势垒层的厚度为3nm～50nm。
6.根据权利要求1所述半导体异质结构，其特征在于，所述衬底的材料包括蓝宝石、硅、碳化硅和砷化镓中的一种；所述成核层的材料包括铝镓氮或氮化铝；所述第一缓冲层的材料包括氮化镓或铝镓氮；所述第二缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铟镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
7.根据权利要求1所述半导体异质结构，其特征在于，所述缓冲层还至少包括一第三缓冲层，所述第三缓冲层位于所述第一缓冲层和所述第二缓冲层之间；所述第三缓冲层具有第三掺杂浓度，所述第三掺杂浓度介于所述第一掺杂浓度和所述第二掺杂浓度之间。
8.根据权利要求1～7任意一项所述半导体异质结构，其特征在于，所述第一缓冲层和所述第二缓冲层中的掺杂元素包括碳元素或铁元素。
9.根据权利要求8所述半导体异质结构，其特征在于，所述第一掺杂浓度大于1x1019原子/cm3，所述第二掺杂浓度为1x1018原子/cm3～1x1019原子/cm3。
10.一种半导体器件，其特征在于，所述半导体器件中至少包括如权利要求1～9任意一项所述的半导体异质结构。
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