CN112086362A - 一种氮化镓增强型hemt器件及其制备方法 - Google Patents

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曹培江
柳文军
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Abstract

本发明属于半导体材料技术领域，具体涉及一种氮化镓增强型HEMT器件及其制备方法。该方法采用ICP进行氧气等离子优化氮化镓导电通道，在沉积绝缘介电层之前先进行氧气等离子体处理，然后进行原位退火，在栅极区产生一种晶体GaON纳米相作为优化的通道层，该方法能够有效的降低凹槽内壁由于刻蚀工艺所以引入的高浓度杂质表面态以及粗糙的内壁形貌，提高器件的稳定性和可靠性，同时，器件的击穿电压和导通/关断电流比提高，进而提高器件工作性能。

Description

一种氮化镓增强型HEMT器件及其制备方法
技术领域
本发明属于半导体材料技术领域，具体涉及一种氮化镓增强型HEMT器件及其制备方法。
背景技术
基于AlGaN/GaN异质结的高电子迁移率晶体管(HEMT)具有低导通电阻、高击穿电压、高开关频率等独特优势，从而能够在各类电力转换***中作为核心器件使用，在节能减耗方面有重要的应用前景，因此受到学术界、工业界的极大重视。然而耗尽型HEMT器件由于是常开器件，在应用耗尽型HEMT器件进行工作时，会额外损失大量能源。而增强型HEMT器件则不存在上述问题。常规的增强型HEMT器件是在耗尽型HEMT器件基础上，耗尽栅极下方的二维电子气，中断二维电子气的传输。在需要器件呈开启状态时，则加大正向偏压，栅极处半导体材料聚集大量电子，使源漏两级间的二维电子气重新导通。
目前，常规增强型HEMT器件的制备技术主要包括氟离子注入技术、槽栅技术(Recessed Gate Technology)，其中前者利用含氟的等离子体(如CF4)对器件栅极区域进行处理，将带负电荷的氟离子注入至AlGaN势垒层，从而耗尽栅极下方的二维电子气，但其对氟离子在势垒层中的稳定性有很高要求，并且由于HEMT器件在导通状态时要求大电流、高电压，沟道处的局部高温将会导致氟离子的热移动，影响氟离子的空间分布，从而导致阈值电压偏移，此外，氟离子注入过程中，不可避免地会对势垒层造成损伤，故而必须在完成栅极制备后进行低温退火以对损伤进行恢复。后者主要通过干法刻蚀技术(主要是ICP、RIE)将栅极所在区域的AlGaN势垒层刻薄，从而耗尽栅极下方的二维电子气，但是，因过刻蚀或者欠刻蚀均无法实现增强型HEMT的制备，故需精确控制刻蚀深度，精度不好把握；此外刻蚀过程中不可避免会对势垒层表面造成损伤从而影响肖特基势垒，并且刻蚀沟道的内表面粗糙，会引入大量表面态，从而形成漏电沟道，增大器件能耗，降低器件性能，另外，沉积绝缘介电层所需温度较高，也会使得氮化镓表面退化和粗糙化，因此在完成栅极制备后也需要进行低温退火以对损伤进行恢复。因此，上述现有技术的缺点在于无法保证增强型HEMT器件的可靠性和稳定性，影响未来商业化所制造器件的性能评估，无法实现商业化应用。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中增强型HEMT器件的制备方法无法保证增强型HEMT器件的可靠性和稳定性缺陷，从而提供一种氮化镓增强型HEMT器件及其制备方法。
为此，本发明提供如下技术方案：
本发明提供一种氮化镓增强型HEMT器件的制备方法，包括如下步骤:
在器件栅极区刻蚀掉全部异质势垒层，生成凹槽；
对栅极区进行氧气等离子体氧化处理，然后进行原位退火，生成GaON纳米相。
进一步地，所述氧气等离子体氧化处理的功率为5-20W，氧气流量为20-80sccm，时间为10-60min。由于氮化镓氧气处理速度较慢，且处理到后面，即使增加处理时间和氧气流速也不会增加纳米相的厚度，所以避免能源浪费，处理时间定在这个区间。
进一步地，所述氧气等离子体氧化处理的功率为8-15W，氧气流量为30-60sccm，时间为20-50min。
进一步地，所述原位退火的温度为300-650℃，时间为5-30min。
进一步地，所述原位退火的温度为400-600℃，时间为10-20min。
进一步地，所述GaON纳米相的厚度为0.1-12nm；
优选的，所述GaON纳米相的厚度为2-10nm。
进一步地，所述的氮化镓增强型HEMT器件的制备方法包括如下步骤:
S1，在衬底上依次制备缓冲层、氮化镓层、异质势垒层和掩膜层；
S2，在器件两端的源漏电极区沉积欧姆接触金属；
S3，在器件栅极区刻蚀掉全部异质势垒层，生成凹槽；
S4，采用氧气等离子体氧化处理所述凹槽处裸露的氮化镓层，然后进行原位退火，生成GaON纳米相；
S5，在所述掩膜层和所述GaON纳米相的表面制备绝缘介质层；
S6，在凹槽处制备栅极金属。
进一步地，所述缓冲层的厚度为8-12μm；
所述氮化镓层的厚度为20-60μm；
所述异质势垒层的厚度为10-50nm；
所述掩膜层的厚度为80-120nm；
所述绝缘介质层的厚度为80-100nm。
进一步地，所述衬底为蓝宝石衬底，硅衬，碳化硅衬底底或氮化镓衬底；
所述缓冲层为非掺杂的氮化镓；
所述异质势垒层为AlGaN、AlInN、InGaN或AlInGaN材料；
所述掩膜层为AlN、BN、SiNx、Al2O3；
所述绝缘介质层为Al2O3、AlN、SiO2、SiNx、BN中的一种；
所述欧姆接触金属为Ti/Al，Ti/Al/Ni/Au或Ti/Pt中的任意一种；
所述栅极金属为Ni、Au、Ir、Pd、Pt、Mo、Se、Sn、Be、W、TiN、Ta、TaN中的至少一种。
本发明中，各个功能层的制备方法没有特殊要求，均为本领域常规操作，或者，包含各功能层的底片也可通过商业渠道购买得到。
具体地，所述步骤S1中，可以采用金属有机化学气相沉积法制备缓冲层；
采用有金属机化学气相沉积法制备氮化镓层；
异质势垒层的制备方法没有特殊要求，可以为常规的金属机化学气相沉积法(MOCVD),氢化物气相外延法(HVPE)等；
采用等离子体增强化学气相沉积或原子层沉积方法制备掩膜层，例如具体地操作可以为：利用等离子体增强化学气相沉积(PECVD)方法在GaN基器件结构表面生长一层100nm的氮化硅，同时可以钝化势垒层表面，防止器件漏电。生长条件为120-300℃，腔内压强为400mtorr-800mtorr，SiN4流量为10-60sccm，NH3流量为15-80sccm，N2流速为300sccm，RF功率为65W，掩膜层的厚度为100nm-250nm。
所述步骤S3中，所述刻蚀为光刻蚀或干法刻蚀；例如具体地操作可以为：通过Cl2/SiCl4干法刻蚀，处理的功率为100-250W，氯气流量为50-80sccm，SiCl4流量为50sccm。
本发明还提供一种氮化镓增强型HEMT器件，按照本发明所提供的上述氮化镓增强型HEMT器件的制备方法制备得到。
本发明技术方案，具有如下优点：
1.本发明提供的氮化镓增强型HEMT器件的制备方法，包括如下步骤:在器件栅极区刻蚀掉全部异质势垒层，生成凹槽；然后采用氧气等离子体进行表面氧化处理和进行原位退火，生成GaON纳米相。本发明在电感耦合等离子体(ICP)中氧化暴露的GaN表面，然后进行原位退火，能够在栅极区产生一种晶体GaON纳米相作为优化的通道层，在较少原子层尺度下，特定的GaON表面重构可以大大提高表面性质，提高器件的稳定性和可靠性。由于原子层平滑的栅介质/通道界面和低的界面陷阱密度，可以减少缺陷，以有效的降低凹槽内壁由于刻蚀工艺所以引入的高浓度杂质表面态以及粗糙的内壁形貌，降低器件在关断时的关断电流，从而提高器件的导通/关断电流比，提高器件工作性能。原位退火有助于GaON纳米相的形成，可以减少接触界面的表面态。GaON作为介于GaN和Ga2O3的中间半导体材料，具有两种半导体材料的优异特性，能够结合GaN电学方面的优势和Ga2O3光学方面的优势，成为一种介于第三代和***半导体材料的过渡材料，更大的带隙来提高沟道的可靠性。此外，GaON作为一种氧氮化合物，将具有新的和优于单独的氮化物和氧化物的特性，如更高的击穿电压，更低的漏电流，以及可调的带隙宽度。GaON有更大的带隙，稳定性更好，还可以防止后续的退火处理对氮化镓表面的退化。
2.本发明提供的氮化镓增强型HEMT器件的制备方法，所述氧气等离子体氧化处理的功率为5-20W，氧气流量为20-80sccm，时间为10-60min。通过氧气等离子体氧化处理条件的限定，能够保证生成合适厚度的GaON纳米相。例如，如果功率过高，则不能生成GaON纳米相，生成的是Ga2O3相，如果功率过低，则不能实现氧化，因此功率过高过低均不能实现通道层的优化。
3.本发明提供的氮化镓增强型HEMT器件的制备方法，所述原位退火的温度为300-650℃，时间为5-30min。原位退火操作利于GaON纳米相的生成，如果不进行退火操作，会影响纳米相的表面态，造成表面粗糙，导致器件漏电。
4.本发明提供的氮化镓增强型HEMT器件，采用本发明提供的方法制备得到。本发明提供的采用ICP进行氧气等离子优化氮化镓导电通道的方法，在沉积绝缘介电层之前先进行氧气等离子体处理，然后进行原位退火，在栅极区产生一种晶体GaON纳米相作为优化的通道层。有效的降低凹槽内壁由于刻蚀工艺所以引入的高浓度杂质表面态以及粗糙的内壁形貌，提高器件的稳定性和可靠性，同时，器件的击穿电压和导通/关断电流比提高，进而提高器件工作性能。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例1中的器件材料生长示意图；
图2是本发明实施例1中的欧姆接触金属的制备示意图；
图3是本发明实施例1中的氧气等离子体优化沟道示意图；
图4是本发明实施例1中的制备得到的器件结构示意图；
图5是本发明实施例1和对比例1制备得到的器件的漏极电流-栅极电压(I-V)曲线对比图；
图6是本发明实施例1和对比例1制备得到的器件的击穿电压对比图。
附图标记：
1-衬底；2-缓冲层；3-氮化镓层；4-异质势垒层；5-掩膜层；6欧姆接触金属；7-GaON纳米相；8-绝缘介质层；9-栅极金属。
具体实施方式
提供下述实施例是为了更好地进一步理解本发明，并不局限于所述最佳实施方式，不对本发明的内容和保护范围构成限制，任何人在本发明的启示下或是将本发明与其他现有技术的特征进行组合而得出的任何与本发明相同或相近似的产品，均落在本发明的保护范围之内。
实施例中未注明具体实验步骤或条件者，按照本领域内的文献所描述的常规实验步骤的操作或条件即可进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规试剂产品。
实施例1
本实施例提供一种氮化镓增强型HEMT器件的制备方法，所述器件的结构如图1-4所示，其制备方法包括以下步骤：
(1)准备一双面抛光的蓝宝石衬底。
(2)利用金属有机化学气相沉积(MOCVD)在蓝宝石衬底上生长，10μm的非掺杂的GaN作为缓冲层；生长50μm的n-型GaN作为GaN层，载流子浓度约为8x1016cm-3，三甲基氢基硅烷用作n型掺杂剂(供体)的Si原料。
(3)在此基础上，外延生长AlGaN材料，作为异质势垒层，其中Al组分大于0，小于0.5，在本实施例中为0.2，厚度为50nm；Al组分过高则容易产生裂痕，厚度过低则不足以在GaN材料界面处形成二维电子气。
(4)利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法，在本实施例中选用等离子体增强化学气相沉积(PECVD)方法在GaN基器件结构表面生长一层100nm的AlN，作为掩膜层，所得材料的结构如图1所示。
(5)利用光刻和刻蚀等方法，在器件两端的露出源漏电极区，然后再次光刻沉积欧姆接触金属，在本实施例中，利用光刻方法沉积欧姆接触金属Ti/Al，结构如图2所示。
(6)利用光刻、刻蚀等方法，刻蚀出栅极凹槽，在凹槽处刻蚀掉全部异质势垒层，然后用电感耦合等离子体(ICP)对材料表面GaN层进行氧气等离子体处理，退火，产生GaON纳米相。ICP处理的功率为5-20w，氧气流量为20-80sccm，处理时间为10min-60min，刻蚀后的原位退火温度为300-650℃，退火时间5-30min，结构如图3所示。在本实施例中，利用光刻方法刻蚀出栅极凹槽，光刻胶AZ5214，胶厚2.3μm，硬接触光刻后，显影，在凹槽处刻蚀掉势垒层，通过Cl2/SiCl4干法刻蚀在原有结构上的掩膜层和异质势垒层，通过台阶仪测量刻蚀深度。ICP处理的功率为15w，氧气流量为60sccm，处理时间为40min，刻蚀后的原位退火温度为500℃，退火时间20min，所得GaON纳米相的厚度约为8nm，结构如图3所示。
(7)在原有结构上面，利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法生长一层100nm的SiNx作为绝缘介质层，同时可以钝化势垒层表面，防止器件漏电。在本实施例中选用等离子体增强化学气相沉积(PECVD)方法，生长条件一般为120-300℃，腔内压强为400mtorr-800mtorr，SiN4流量为10-60sccm，NH3流量为15-80sccm，N2流速为300sccm，RF功率为65W；本实施例中的生长条件为200℃，腔内压强为800mtorr，SiN4流量为40sccm，NH3流量为60sccm，利用套刻方法，去除栅极上方介电层材料。
(8)利用光刻、刻蚀等方法，在凹槽处制备栅极金属。在本实施例中经过一道光刻工艺沉积栅极金属TiN，在凹槽处制备栅极。去除残胶后，完成器件制备，结构如图4所示。
实施例2
本实施例提供一种氮化镓增强型HEMT器件的制备方法，所述器件的结构如图1-4所示，其制备方法包括以下步骤：
(1)准备一双面抛光的GaN衬底。
(2)利用金属有机化学气相沉积(MOCVD)在GaN衬底上生长，12μm的非掺杂的GaN作为缓冲层；生长60μm的n-型GaN作为GaN层，载流子浓度约为8x1016cm-3，三甲基氢基硅烷用作n型掺杂剂(供体)的Si原料。
(3)在此基础上，外延生长AlGaN材料，作为异质势垒层，其中Al组分大于0，小于0.5，在本实施例中为0.3，厚度为50nm；Al组分过高则容易产生裂痕，厚度过低则不足以在GaN材料界面处形成二维电子气。
(4)利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法，在本实施例中选用等离子体增强化学气相沉积(PECVD)方法在GaN基器件结构表面生长一层100nm的AlN，作为掩膜层，所得材料的结构如图1所示。
(5)利用光刻和刻蚀等方法，在器件两端露出源漏电极区，然后再次光刻沉积欧姆接触金属，在本实施例中，利用光刻方法沉积欧姆接触金属Ti/Al，结构如图2所示。
(6)利用光刻、刻蚀等方法，刻蚀出栅极凹槽，在凹槽处刻蚀掉全部异质势垒层，然后用电感耦合等离子体(ICP)对材料表面GaN层进行氧气等离子体处理，退火，产生GaON纳米相。ICP处理的功率为5-20w，氧气流量为20-80sccm，处理时间为10min-60min，刻蚀后的原位退火温度为300-650℃，退火时间5-30min，结构如图3所示。在本实施例中，利用光刻方法刻蚀出栅极凹槽，光刻胶AZ5214，胶厚2.3μm，硬接触光刻后，显影，在凹槽处刻蚀掉势垒层，通过Cl2/SiCl4干法刻蚀在原有结构上的掩膜层和异质势垒层，通过台阶仪测量刻蚀深度。ICP处理的功率为18w，氧气流量为50sccm，处理时间为50min，刻蚀后的原位退火温度为600℃，退火时间15min，所得GaON纳米相的厚度约为10nm，结构如图3所示。
(7)在原有结构上面，利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法生长一层100nm的SiNx作为绝缘介质层，同时可以钝化势垒层表面，防止器件漏电。在本实施例中选用等离子体增强化学气相沉积(PECVD)方法，生长条件一般为120-300℃，腔内压强为400mtorr-800mtorr，SiN4流量为10-60sccm，NH3流量为15-80sccm，N2流速为300sccm，RF功率为65W；本实施例中的生长条件为250℃，腔内压强为700mtorr，SiN4流量为50sccm，NH3流量为40sccm，利用套刻方法，去除栅极上方介电层材料。
(8)利用光刻、刻蚀等方法，在凹槽处制备栅极金属。在本实施例中经过一道光刻工艺沉积栅极金属TiN，在凹槽处制备栅极。去除残胶后，完成器件制备，结构如图4所示。
实施例3
本实施例提供一种氮化镓增强型HEMT器件的制备方法，所述器件的结构如图1-4所示，其制备方法包括以下步骤：
(1)准备一双面抛光的GaN衬底。
(2)利用金属有金属机化学气相沉积(MOCVD)在GaN衬底上生长，8μm的非掺杂的GaN作为缓冲层；生长30μm的n-型GaN作为GaN层，载流子浓度约为8x1016cm-3，三甲基氢基硅烷用作n型掺杂剂(供体)的Si原料。
(3)在此基础上，外延生长AlGaN材料，作为异质势垒层，其中Al组分大于0，小于0.5，在本实施例中为0.3，厚度为50nm；Al组分过高则容易产生裂痕，厚度过低则不足以在GaN材料界面处形成二维电子气。
(4)利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法，在本实施例中选用等离子体增强化学气相沉积(PECVD)方法在GaN基器件结构表面生长一层90nm的AlN，作为掩膜层，所得材料的结构如图1所示。
(5)利用光刻和刻蚀等方法，在器件两端露出源漏电极区，然后再次光刻，沉积欧姆接触金属，在本实施例中，利用光刻方法沉积欧姆接触金属Ti/Al，结构如图2所示。
(6)利用光刻、刻蚀等方法，刻蚀出栅极凹槽，在凹槽处刻蚀掉全部异质势垒层，然后用电感耦合等离子体(ICP)对材料表面GaN层进行氧气等离子体处理，退火，产生GaON纳米相。ICP处理的功率为5-20w，氧气流量为20-80sccm，处理时间为10min-60min，刻蚀后的原位退火温度为300-650℃，退火时间5-30min，结构如图3所示。在本实施例中，利用光刻方法刻蚀出栅极凹槽，光刻胶RZJ-304-50，胶厚2.3μm，硬接触光刻后，显影，在凹槽处刻蚀掉势垒层，通过Cl2/SiCl4干法刻蚀在原有结构上的掩膜层和异质势垒层，通过台阶仪测量刻蚀深度。ICP处理的功率为10w，氧气流量为30sccm，处理时间为30min，刻蚀后的原位退火温度为400℃，退火时间30min，所得GaON纳米相的厚度约为5nm，结构如图3所示。
(7)在原有结构上面，利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法生长一层85nm的SiNx作为绝缘介质层，同时可以钝化势垒层表面，防止器件漏电。在本实施例中选用等离子体增强化学气相沉积(PECVD)方法，生长条件一般为120-300℃，腔内压强为400mtorr-800mtorr，SiN4流量为10-60sccm，NH3流量为15-80sccm，N2流速为300sccm，RF功率为65W；本实施例中的生长条件为180℃，腔内压强为700mtorr，SiN4流量为20sccm，NH3流量为80sccm，利用套刻方法，去除栅极上方介电层材料。
(8)利用光刻、刻蚀等方法，在凹槽处制备栅极金属。在本实施例中经过一道光刻工艺沉积栅极金属TiN，在凹槽处制备栅极。去除残胶后，完成器件制备，结构如图4所示。
对比例1
本对比例提供一种氮化镓增强型HEMT器件的制备方法，其制备方法包括以下步骤：
(1)准备一双面抛光的蓝宝石衬底。
(2)利用金属有机化学气相沉积(MOCVD)在蓝宝石衬底上生长，10μm的非掺杂的GaN作为缓冲层；生长50μm的n-型GaN作为GaN层，载流子浓度约为8x1015cm-3，三甲基氢基硅烷用作n型掺杂剂(供体)的Si原料。
(3)在此基础上，外延生长AlGaN材料，作为异质势垒层，其中Al组分大于0，小于0.5，在本对比例中为0.2，厚度为50nm；Al组分过高则容易产生裂痕，厚度过低则不足以在GaN材料界面处形成二维电子气。
(4)利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法，在本实施例中选用等离子体增强化学气相沉积(PECVD)方法在GaN基器件结构表面生长一层100nm的AlN，作为掩膜层，所得材料的结构如图1所示。
(5)利用光刻和刻蚀等方法，在器件两端露出的源漏电极区，然后再次光刻，沉积欧姆接触金属，在本对比例中，利用光刻方法沉积欧姆接触金属Ti/Al，结构如图2所示。
(6)利用光刻、刻蚀等方法，刻蚀出栅极凹槽，在凹槽处刻蚀掉部分异质势垒层，保留8nm左右的异质势垒层。
(7)在原有结构上面，利用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)方法生长一层100nm的SiNx作为绝缘介质层，同时可以钝化势垒层表面，防止器件漏电。在本对比例中选用等离子体增强化学气相沉积(PECVD)方法，生长条件为200℃，腔内压强为800mtorr，SiN4流量为40sccm，NH3流量为60sccm，N2流速为300sccm，RF功率为65W，利用套刻方法，去除指定部位介电层材料；然后进行原位退火，原位退火温度为500℃，退火时间20min。
(8)利用光刻、刻蚀等方法，在凹槽处制备栅极金属。在本实施例中经过一道光刻工艺沉积栅极金属TiN，在凹槽处制备栅极。去除残胶后，完成器件制备。
器件性能测试
将本发明实施例1和对比例1得到的器件进行测试，利用半导体分析仪B1500A测试器件的栅极电压和漏极电流的(I-V)曲线.。开机，开气泵，固定器件，三根探针分别扎到器件的源，漏，栅极(对于垂直器件，用银浆固定在铜板上做测试，然后铜板也固定，其中一根针扎在铜板上)。先选择Id-Vg模块，源极接地，固定Vd的值为0.5V,然后设置Vg从-10到10V扫描，扫描间距为0.5V，得到Id-Vg转移特性曲线，如图5所示。测试完毕后，移出探针，关气泵，取出器件。从图中可以看出，在经过氧气处理前，器件的开关比为104，而经过氧气处理后器件的开关比为108，实施例1的开启电压为0.9V左右，对比例1的开启电压为0.7V左右。
同理，利用半导体耐压测试仪器测试器件的漏极电压和电流关系，源、栅极扎针接地，漏极接电源，设置Vd从0-1000v区间扫描，间距先从小到大为1V、5V、10V、20V等，观测源漏电流是否达到1mA/mm(即器件达到击穿的观测点)，得到Id-Vd击穿特性曲线，如图6所示，从图中可以看出，器件的实施例1，在460V才发生突变，即击穿电压为460V,同理对比例的击穿电压为340V，说明氧气处理后提升了器件的击穿电压。
另外，本发明其它实施例制备得到的氮化镓增强型HEMT器件也具有与实施例1相当的工作性能，在此不再赘述。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种氮化镓增强型HEMT器件的制备方法，其特征在于，包括如下步骤:
在器件栅极区刻蚀掉全部异质势垒层，生成凹槽；
对栅极区进行氧气等离子体氧化处理，然后进行原位退火，生成GaON纳米相。
2.根据权利要求1所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述氧气等离子体氧化处理的功率为5-20W，氧气流量为20-80sccm，时间为10-60min。
3.根据权利要求2所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述氧气等离子体氧化处理的功率为8-15W，氧气流量为30-60sccm，时间为20-50min。
4.根据权利要求1-3任一项所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述原位退火的温度为300-650℃，时间为5-30min。
5.根据权利要求4所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述原位退火的温度为400-600℃，时间为10-20min。
6.根据权利要求1-3任一项所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述GaON纳米相的厚度为0.1-12nm；
优选的，所述GaON纳米相的厚度为2-10nm。
7.根据权利要求1-6任一项所述的氮化镓增强型HEMT器件的制备方法，其特征在于，包括如下步骤:
S1，在衬底上依次制备缓冲层、氮化镓层、异质势垒层和掩膜层；
S2，在器件两端的源漏电极区沉积欧姆接触金属；
S3，在器件栅极区刻蚀掉全部异质势垒层，生成凹槽；
S4，采用氧气等离子体氧化处理所述凹槽处裸露的氮化镓层，然后进行原位退火，生成GaON纳米相；
S5，在所述掩膜层和所述GaON纳米相的表面制备绝缘介质层；
S6，在凹槽处制备栅极金属。
8.根据权利要求7所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述缓冲层的厚度为8-12μm；
所述氮化镓层的厚度为20-60μm；
所述异质势垒层的厚度为10-50nm；
所述掩膜层的厚度为80-120nm；
所述绝缘介质层的厚度为80-100nm。
9.根据权利要求1-8任一项所述的氮化镓增强型HEMT器件的制备方法，其特征在于，所述衬底为蓝宝石衬底，硅衬，碳化硅衬底底或氮化镓衬底；
所述缓冲层为非掺杂的氮化镓；
所述异质势垒层为AlGaN、AlInN、InGaN或AlInGaN材料；
所述掩膜层为AlN、BN、SiNx、Al2O3；
所述绝缘介质层为Al2O3、AlN、SiO2、SiNx、BN中的一种；
所述欧姆接触金属为Ti/Al，Ti/Al/Ni/Au或Ti/Pt中的任意一种；
所述栅极金属为Ni、Au、Ir、Pd、Pt、Mo、Se、Sn、Be、W、TiN、Ta、TaN中的至少一种。
10.一种氮化镓增强型HEMT器件，其特征在于，按照权利要求1-9任一项所述的氮化镓增强型HEMT器件的制备方法制备得到。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112981368A (zh) * 2021-02-03 2021-06-18 北航（四川）西部国际创新港科技有限公司 一种改进的cvd设备、以及用改进的cvd设备实现共渗沉积铝硅涂层的制备方法
CN112993030A (zh) * 2021-02-04 2021-06-18 宁波海特创电控有限公司 一种提高槽栅GaN MIS FET器件可靠性的方法
CN113555462A (zh) * 2021-07-05 2021-10-26 浙江芯国半导体有限公司 一种双结型Ga2O3器件及其制备方法
WO2023016549A1 (en) * 2021-08-13 2023-02-16 The Hong Kong University Of Science And Technology Semiconductor device and method for manufacturing the same
CN115799332A (zh) * 2023-02-13 2023-03-14 江西兆驰半导体有限公司 一种极性硅基高电子迁移率晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011867A (zh) * 2011-12-23 2014-08-27 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
CN104064594A (zh) * 2013-03-18 2014-09-24 富士通株式会社 半导体器件及其制造方法、电源装置和高频放大器
CN104201104A (zh) * 2014-09-09 2014-12-10 电子科技大学 一种氮化镓基增强型器件的制造方法
JP2015018929A (ja) * 2013-07-11 2015-01-29 三菱電機株式会社 半導体材料、薄膜トランジスタ、および薄膜トランジスタの製造方法
US20200127114A1 (en) * 2015-10-09 2020-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Surface Treatment and Passivation for High Electron Mobility Transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011867A (zh) * 2011-12-23 2014-08-27 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
CN104064594A (zh) * 2013-03-18 2014-09-24 富士通株式会社 半导体器件及其制造方法、电源装置和高频放大器
JP2015018929A (ja) * 2013-07-11 2015-01-29 三菱電機株式会社 半導体材料、薄膜トランジスタ、および薄膜トランジスタの製造方法
CN104201104A (zh) * 2014-09-09 2014-12-10 电子科技大学 一种氮化镓基增强型器件的制造方法
US20200127114A1 (en) * 2015-10-09 2020-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Surface Treatment and Passivation for High Electron Mobility Transistors

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112981368A (zh) * 2021-02-03 2021-06-18 北航（四川）西部国际创新港科技有限公司 一种改进的cvd设备、以及用改进的cvd设备实现共渗沉积铝硅涂层的制备方法
CN112981368B (zh) * 2021-02-03 2022-06-07 北航（四川）西部国际创新港科技有限公司 一种改进的cvd设备、以及用改进的cvd设备实现共渗沉积铝硅涂层的制备方法
CN112993030A (zh) * 2021-02-04 2021-06-18 宁波海特创电控有限公司 一种提高槽栅GaN MIS FET器件可靠性的方法
WO2022165885A1 (zh) * 2021-02-04 2022-08-11 宁波海特创电控有限公司 一种提高槽栅GaN MIS FET器件可靠性的方法
CN113555462A (zh) * 2021-07-05 2021-10-26 浙江芯国半导体有限公司 一种双结型Ga2O3器件及其制备方法
CN113555462B (zh) * 2021-07-05 2023-01-17 浙江芯科半导体有限公司 一种双结型Ga2O3器件及其制备方法
WO2023016549A1 (en) * 2021-08-13 2023-02-16 The Hong Kong University Of Science And Technology Semiconductor device and method for manufacturing the same
CN115799332A (zh) * 2023-02-13 2023-03-14 江西兆驰半导体有限公司 一种极性硅基高电子迁移率晶体管及其制备方法

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