CN115312091B - 存储单元、阵列读写方法、控制芯片、存储器和电子设备 - Google Patents

存储单元、阵列读写方法、控制芯片、存储器和电子设备 Download PDF

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Abstract

本申请实施例公开了一种存储单元、阵列读写方法、控制芯片、存储器和电子设备，该存储单元包括：第一晶体管和第二晶体管，第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；第三管脚为第一栅极，第四管脚为第二栅极；第二晶体管包括第五管脚、第六管脚和第七管脚；第七管脚为第三栅极；第一管脚与读出位线相连，第二管脚为参考电压端，第一栅极与读出字线相连，第二栅极与第五管脚相连；第六管脚与写入位线相连，第三栅极与写入字线相连。该实施例方案中将写入电压存储在管脚内省去了单独制作较大面积的电容器，同时第一晶体管设置两个栅极，提升了读写操作的性能，有利于***电路灵活设置。

Description

存储单元、阵列读写方法、控制芯片、存储器和电子设备
技术领域
本申请实施例涉及数据存储技术，尤指一种存储单元、阵列读写方法、控制芯片、存储器和电子设备。
背景技术
传统的用于动态随机存取存储器(DRAM)的传统单元包括一个晶体管和一个电容器(如图1所示，其中SN为Storage Node存储节点，BL为Bit-line位线，WL为Word-line字线，C为电容器，G为晶体管的栅极，S为晶体管的源极，D为晶体管的漏极)，然而由于沟道间的泄漏，存储的数据需要频繁刷新，因此它显著地增加了功耗。
由于金属氧化物晶体管比硅基MOSFET具有更小的漏电流，因此金属氧化物晶体管的潜在应用受到了广泛的关注。用低泄漏金属氧化物晶体管代替传统的硅基MOSFET，可以大大降低刷新频率，节省权益。然而，由于读位线自身存在的电容，存储电容器的电容受到读操作的限制，不能显著减小，因此制造大电容的工艺挑战仍然存在，这是DRAM技术的主要障碍之一。
已知传统的2T0C单元结构(如图2所示)的数据写入和数据读取也是分开的，分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)来实现。与传统的1T1C结构的DRAM单元相比，该2T0C结构由于非破坏性的读取特性，在Tr_w和Tr_r之间也不需要太大的电容。
发明内容
本申请实施例提供了一种存储单元、阵列读写方法、控制芯片、存储器和电子设备，具有非常低的漏电，能够解决当前存储单元存在的刷新频率高和功耗高的问题，提升读写操作的性能，有利于***器件的设置，为解决串扰问题提供技术基础。
一些实施方式中提供一种存储单元，包括：
第一晶体管，设置为读晶体管；以及，
第二晶体管，设置为写晶体管；
其中，所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚设置为与读出位线相连，所述第二管脚设置为参考电压端，所述第一栅极设置为与读出字线相连，所述第二栅极设置为与所述第五管脚相连；
所述第六管脚设置为与写入位线相连，所述第三栅极设置为与写入字线相连。
一些实施方式中，一种存储阵列，包括：
写入字线；
读出字线；
写入位线；
读出位线；以及，
多个存储单元；
其中，所述存储单元包括：第一晶体管和第二晶体管；所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚与所述读出位线相连，所述第二管脚设置为参考电压端，所述第一栅极与所述读出字线相连，所述第二栅极与所述第五管脚相连；
所述第六管脚与所述写入位线相连，所述第三栅极与所述写入字线相连。
一些实施方式中，提供一种存储阵列，包括：
写入字线；
读出字线；
共用位线；以及，
多个存储单元；
其中，所述存储单元包括：第一晶体管和第二晶体管；所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚与所述第六管脚共同与所述共用位线相连，所述第二管脚设置为参考电压端，所述第一栅极与所述读出字线相连，所述第二栅极与所述第五管脚相连；
所述第三栅极与所述写入字线相连。
一些实施方式中，提供一种存储***，包括：
多个上述的存储阵列；以及，
多个放大器；
其中，每个所述放大器为相邻两个所述存储阵列共用的放大器；所述放大器设置为对感应阶段感应的所述存储阵列中的存储单元中读取的存储数据进行放大，在刷新阶段，将放大后的存储数据回写到所述存储单元的存储节点。
一些实施方式中，提供一种数据写入方法，基于上述存储阵列，所述方法包括：
在所述存储阵列中需写入数据的存储单元，通过所述存储单元的写入字线输入到所述存储单元的第二晶体管的栅极电压，以使得作为写晶体管的所述第二晶体管导通；
通过所述存储单元的写入位线或所述共用位线向导通的第二晶体管输入写入电压，使得所述写入电压存储在与所述第二晶体管连接的第一晶体管的第二栅极中，其中，所述第二栅极配置为作为所述存储单元的存储节点，所述第一晶体管为读晶体管。
一些实施方式中，提供一种数据读取方法，基于上述存储阵列，所述方法包括：
在数据读操作阶段，在所述存储阵列中需读取数据的存储单元的第一晶体管连接的读出字线输入第一电压；其中，所述第一电压位于第一阈值电压和第二阈值电压之间，所述第一阈值电压为所述存储单元存储数据1时对所述第一晶体管的开启阈值电压；所述第二阈值电压为所述存储单元存储数据0时对应的所述第一晶体管的开启阈值电压；
当检测到所述第一晶体管连接的读出位线的电压变化且变化数值大于或等于预设的第一电压变化阈值时确定所述存储单元的读出的数据为1，当所述第一晶体管的连接的读出位线的电压无变化或者变化数值小于或等于预设的第二电压变化阈值时，则确定所述存储单元的读出数据为0。
一些实施方式中，提供了一种存储阵列的控制芯片，所述控制芯片设置为执行上述数据写入方法。
一些实施方式中，提供了一种存储阵列的控制芯片，所述控制芯片设置为执行上述数据读取方法。
一些实施方式中，提供了一种存储器，包括所述的存储阵列。
一些实施方式中，提供了一种电子设备，包括所述的存储器。
本申请实施例的有益效果包括：读晶体管包括第一栅极和第二栅极，并且第二栅极与写晶体管的一个管脚相连，写晶体管将写入电压存储在该管脚内，省去了电容器，从而解决了对大电容的需求问题，相应地降低了刷新频率和功耗；并且由于读晶体管的栅极具有背栅效应，通过设置两个栅极，有利于第一栅极根据第二栅极(可以视为辅助栅极)的电压大小调整施加的电压，确保第一晶体管源极和漏极之间的导通，提升了读写操作的性能,有利于***器件的设置，为解决串扰问题提供了技术基础。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为相关技术中1T1C结构的存储单元示意图；
图2为相关技术中传统的2T0C结构的存储单元示意图；
图3为本申请实施例的2T0C结构的存储单元示意图；
图4为相关技术中晶体管栅极由于背栅效应引起的阈值电压偏移示意图；
图5为本申请实施例的第一管脚和第六管脚合并为一个管脚时的2T0C结构的存储单元示意图；
图6为本申请实施例的存储单元的数据写入方法流程图；
图7为本申请实施例的存储单元的数据读取方法流程图；
图8为本申请实施例的2T0C结构的存储单元组成的存储阵列结构示意图；
图9a为本申请实施例的第一管脚和第六管脚合并为一个管脚时的2T0C结构的存储单元组成的存储阵列结构示意图；
图9b为本申请实施例的第一管脚和第六管脚未合并为一个管脚，所连接的读出位线和写入位线在存储阵列外部合时的存储阵列结构示意图；
图10a为本申请实施例的一种存储***结构示意图；
图10b为本申请实施例的另一种存储***结构的局部放大示意图；
图10c为本申请实施例的放大器为电流放大器时的连接示意图；
图11为本申请实施例的存储阵列的数据写入方法流程图；
图12为本申请实施例的存储阵列的数据读取方法流程图；
图13为本申请实施例的存储***的数据写入方法流程图；
图14为本申请实施例的存储***的数据读取方法流程图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
本申请实施例提供了一种存储单元1，如图3所示，可以包括：
第一晶体管TR_R，设置为读晶体管；以及，
第二晶体管TR_W，设置为写晶体管；
其中，所述第一晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极G1，所述第四管脚P4为第二栅极G2(简称背栅)；
第一管脚P1、第二管脚P2其中之一为源极，另一为漏极。
所述第二晶体管TR_W包括第五管脚P5、第六管脚P6和第七管脚P7；所述第七管脚P7为第三栅极G3；
第五管脚P5、第六管脚P6其中之一为源极，另一为漏极。
所述第一管脚P1设置为与读出位线R_BL相连，所述第二管脚P2设置为输入参考电压Vrefn，所述第一栅极G1设置为与读出字线R_WL相连，所述第二栅极G2设置为与所述第五管脚P5相连；
所述第六管脚P6设置为与写入位线W_BL相连，所述第三栅极G3设置为与写入字线W_WL相连。
在本申请的示例性实施例中，存储单元1也是2T0C结构，与图2所示(其中，Tr_w为写晶体管，Tr_r为读晶体管)的传统的2T0C结构相比，保持了传统的2T0C结构的优点，读操作是破坏性的，具有较低的漏电。本申请实施例的存储单元1的2T0C结构不仅漏电流小，还不需要额外设置电容器或较大的电容器，通过背栅可以实现电容存储，同时降低了对存储单元的刷新频率和功耗。
在本申请的示例性实施例中，第一晶体管TR_R，包含有两个栅极，即，增加了一个辅助栅极(第二栅极，也称背栅)，第二栅极与写晶体管(即第二晶体管TR_W)的第五管脚P5相连，由第五管脚P5提供电压，并且第五管脚P5设置为存储写晶体管的写入电压。
在本申请的示例性实施例中，所述第一栅极G1和第二栅极G2为相互独立的栅极，且所述第一栅极G1用于控制所述读晶体管TR_R的读操作；所述第二栅极G2配置为作为所述存储单元的存储节点，通过所述写晶体管TR_W在所述存储节点写入电信号。
由于晶体管的栅极具有背栅效应，随着写晶体管向第五管脚P5写入电压，则读晶体管的辅助栅极获取相应的写入电压，并且根据辅助栅极写入电压的不同(例如，高电压或低电压)，读晶体管的栅极将呈现出不同的阈值电压(VTH)。如图4所示，对于N型读晶体管TR_R来说，当辅助栅极的电压为高电压(如，写入数据为“1”)时，VTH将负移；当辅助栅极的电压为低电压(如，写入数据为“0”)时，VTH将正移。
在本申请的示例性实施例中，读晶体管上的第一栅极给定一个合适的电压后，可以保证读晶体管不开启；在辅助栅极写入0数据时为低电压，读晶体管阈值电压正偏，该读晶体管更无法开启，因此，读晶体管BL(位线)上的电压没有大的变化，考虑漏电时可能有微小的变化，但变化值小于预设的阈值。在写入数据1时，对应高电压给辅助栅极，辅助栅极使得读晶体管的阈值电压负偏，且读晶体管开启。此时读晶体管的BL受高电压的影响，电压发生变化，且变化值超过阈值。SA电路(数据读取电路)与读出位线连接，靠分析读出位线上的电压变化量确定读取的数据是1还是0；读0和1过程中，读晶体管的控制栅极(第一栅极)上的电压是不变的，靠辅助栅极上被写入的电压改变阈值电压自动开启或保持关闭。
在本申请的一些示例性实施例中，所述第一晶体管TR_R为N型晶体管；以及，
所述第二晶体管TR_W为N型晶体管或P型晶体管。
在本申请的示例性实施例中，第一晶体管TR_R和第二晶体管TR_W可以均为N型晶体管，或者均为P型晶体管，或者任意一个为N型晶体管，另一个为P型晶体管，在此对于第一晶体管TR_R和第二晶体管TR_W的选型不做限定，可以根据需求自行定义。
在本申请的示例性实施例中，第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6可以根据所选择的晶体管的类型进行设置，在此对于第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6为漏极或源极不做限定，可以根据不同的场景和需求自行定义。
在本申请的示例性实施例中，如图5所示，在逻辑电路中所述第一管脚P1和所述第六管脚P6为共用一个管脚，配置为与不同的位线连接或与同一条位线连接。
在本申请的示例性实施例中，所述不同的位线为所述读出位线和写入位线；所述同一条位线同时作为所述读出位线和写入位线。
在本申请的示例性实施例中，对于存储结构布局设计，总是希望减少BL(位线)和WL(字线)的数量，特别是位线BL，以实现更高的结构密度。
一些实施例中，在版图设计中，所述第一管脚P1和所述第六管脚P6连接的BL在存储阵列区域共用一根线。
一些实施例中，在版图设计中，所述第一管脚P1和所述第六管脚P6连接的BL在存储阵列区域可以是两根线，但是在***区域为一根线。其中，在array区域或***区域设置有过孔，所述过孔连接所述两根线。
在本申请的示例性实施例中，与传统的2T0C结构相比，本申请实施例方案中的每个存储单元只有3个信号，包括2个字线信号和1个位线信号，有利于版图设计，特别是狭小空间的版图设计，提高了本申请实施例的存储单元1的实用性。
在本申请的示例性实施例中，下面对本申请实施例方案的存储单元的数据写入和读取方法进行详细介绍。
在本申请的示例性实施例中，如图6所示，存储单元的数据写入方法可以包括步骤S101-S102：
S101、通过写入字线W_WL向存储单元1的第二晶体管TR_W的第三栅极G3输入导通电压；
S102、通过写入位线W_BL输入待写入电压，并将写入电压保存在第一晶体管TR_R的栅极。
在本申请的示例性实施例中，该待写入电压可以对应存储数据“1”或“0”的电压，写入字线W_WL被施加到第二晶体管的导通电压，第二晶体管TR_W的第五管脚P5和第六管脚P6之间导通，则通过写入位线W_BL写入电压后，第五管脚P5端的电压与第六管脚P6(与写入位线W_BL连接)端的电压相同，均为该写入电压。
在本申请的示例性实施例中，所述方法还可以包括：
在无需写入数据的存储单元的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述无需写入数据的存储单元1的第二晶体管TR_W关断。
在本申请的示例性实施例中，对于连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得需要写入数据的存储单元1的第二晶体管TR_W(写晶体管)导通，而其他的无需写入数据的存储单元的第二晶体管TR_W(关断，确保了写入数据仅写入该需要写入数据的存储单元。
在本申请的示例性实施例中，如图7所示，存储单元的数据读取方法可以包括步骤S201-S204：
S201、在存储单元的第一晶体管TR_R对应的读出字线输入第一电压；所述第一电压处于第一阈值电压和第二阈值电压之间，该第一阈值电压和第二阈值电压分别为存1和0时第一晶体管可以开启的阈值电压。
在本申请的示例性实施例中，第一晶体管TR_R作为读晶体管，在需要读取背栅存储的电压或数据信号时，可以对第一晶体管TR_R的第一栅极G1输入一个电压使得第一晶体管TR_R的第一管脚P1和第二管脚P2关断，从而根据读出位线上信号的变化量来判断栅极存储的为高电压还是低电压。如果变化量超过阈值，则读出的数据为1，如果无变化时读出的数据为0。
在本申请的示例性实施例中，第一晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压，通过前面的论述可知，第一晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对第一晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得第一晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对第一晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保第一晶体管TR_R的第一管脚P1和第二管脚P2之间关断，从而使得第一管脚P1读出所存储的电压。
在本申请的示例性实施例中，对第一晶体管TR_R的第一栅极G1施加的电压可以位于第一阈值电压和第二阈值电压之间，以补充辅助栅极的电压，使得第一晶体管TR_R关断。所述第一阈值电压为存储单元存储1时对所述第一晶体管的启动阈值电压；所述第二阈值电压为存储单元存储0时对所述第一晶体管的启动阈值电压。
S202、在所述第一晶体管TR_R的第一管脚P1输入第二电压，并在第一晶体管TR_R的第二管脚P2输入参考电压Vrefn。
在本申请的示例性实施例中，第一管脚P1连接的读出位线R_BL在初始读取数据时可以预充一个电压(即该第二电压)，预充电压可以是一个小于存储器件电源电压VDD的电压，例如，可以包括但不限于VDD/4、VDD/3以及VDD/2等，详细数值可以根据不同的应用场景和需求自行定义。
在本申请的示例性实施例中，该参考电压Vrefn可以包括但不限于0V。
S203、当检测到所述第一晶体管TR_R的第一管脚P1的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，确认所述存储阵列中需读取数据的存储单元的第二晶体管TR_W的第五管脚P5端储存的电压为第一存储电压值，并读取所述第一存储电压值对应的存储数据。
在本申请的示例性实施例中，该第一电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。
在本申请的示例性实施例中，如果之前将数据“1”写入第五管脚P5对应的栅极，则可以在Vrefn和选定的读出位线R_BL之间测量显著的电导变化量(导通电流)，并且可以在选定的读出位线R_BL处感测到它。因此，当检测到所述第一晶体管TR_R的第一管脚P1的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，可以确定存储的写入电压为高电压，即写入数据为“1”。
S204、当检测到所述第一晶体管TR_R的第一管脚的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，确认所述第二晶体管TR_W的第五管脚P5端储存的电压为第二存储电压值，并读取所述第二存储电压值；所述第二电压变化阈值小于所述第一电压变化阈值。
在本申请的示例性实施例中，该第二电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。
在本申请的示例性实施例中，如果之前将数据“0”写入第五管脚P5，则不会在Vrefn和选定的读出位线R_BL之间感测到电导的变化。因此，当检测到所述第一晶体管TR_R的第一管脚P1的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，可以确定存储的写入电压为低电压，即写入数据为“0”。
在本申请的示例性实施例中，所述方法还可以包括：
在对所述第二晶体管存储的电压值进行读取过程中，在所述存储阵列中无需读取数据的存储单元的读出字线输入与需读取数据的存储单元的第一晶体管TR_R的读出字线输入电压不同的电压，以使得所述无需读取数据的存储单元的第一晶体管关断。
已知传统的2T0C单元结构(如图2所示)的数据写入和数据读取也是分开的，分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)来实现。它需要4个信号，分别为写操作需要的W-WL(写入字线)信号和W-BL(写入位线)信号，读操作需要R-WL(读取字线)信号和R-BL(读出位线)信号，与传统的1T1C结构的DRAM单元相比，该2T0C结构由于非破坏性的读取特性，在Tr_w和Tr_r之间也不需要太大的电容。然而，在传统2T0C结构的存储阵列中，由于每个2T0C存储单元所连接的R-WLs(读取字线)和R-BLs(读出位线)上连接的全部2T0C存储单元之间存在串扰或均流问题，执行读操作时是一个挑战，DRAM界仍在努力解决这个问题。
在本申请的示例性实施例中，通过将存储阵列中无需读取数据的存储单元的第一晶体管TR_R的读出字线输入与需读取数据的存储单元的第一晶体管TR_R的读出字线输入电压不同的电压，实现了仅保持需读取数据的存储单元的第一晶体管TR_R的导通，而无需读取数据的存储单元的第一晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。例如，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。
在本申请的示例性实施例中，在所述第一晶体管TR_R读出所述第一存储电压值对应的数据或所述第二存储电压值对应的数据以后，所述方法还可以包括：
在所述存储阵列中的写入字线W_WL输入所述存储单元的第三栅极G3的导通电压；
将读取的电压值输入需写入数据的存储单元对应的写入位线W_BL，以对所述第二晶体管TR_W存储的电压值进行刷新。
在本申请的示例性实施例中，为了避免泄露使得写入的电压发生变化，可以在每次读取出写入电压之后及时将该写入电压重新写入写晶体管进行保存，以实现对存储电压的及时刷新。
在本申请的示例性实施例中，所述方法还可以包括：
在对所述第二晶体管TR_W存储的电压值进行刷新过程中，在所述存储阵列中无需刷新数据的存储单元的写入字线输入与所述第三栅极G3的导通电压不同的电压，以使得所述无需写入数据的存储单元1的第二晶体管TR_W关断。
在本申请的示例性实施例中，对于连接同一写入位线的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入电压不同的电压，从而使得需要写入数据的存储单元1的第二晶体管TR_W(写晶体管)导通，而其他的无需写入数据的存储单元的第二晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元1。
本申请实施例还提供了一种存储阵列2，如图8所示，可以包括：
写入字线W_WL；
读出字线R_WL；
写入位线W_BL；
读出位线R_BL；以及，
多个所述的存储单元1；
其中，所述的存储单元1包括：第一晶体管TR_R和第二晶体管TR_W；所述第一晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极G1，所述第四管脚P4为第二栅极G2；
所述第二晶体管TR_W包括第五管脚P5、第六管脚P6和第七管脚P7；所述第七管脚P7为第三栅极G3；
所述第一管脚P1与所述读出位线R_BL相连，所述第二管脚P2输入参考电压Vrefn，所述第一栅极G1与所述读出字线R_WL相连，所述第二栅极G2与所述第五管脚P5相连；
所述第六管脚P6与所述写入位线W_BL相连，所述第三栅极G3与所述写入字线W_WL相连。
在本申请的示例性实施例中，写入字线W_WL和读出字线R_WL可以包括多行，例如，可以包括：W_WL_1、W_WL_2、W_WL_3、……、W_WL_m以及R_WL_1、R_WL_2、R_WL_3、……、R_WL_m等。
在本申请的示例性实施例中，读出位线R_BL和写入位线W_BL可以包括多列，例如，可以包括：R_BL_1、R_BL_2、R_BL_3、……、R_BL_n以及W_BL_1、W_BL_2、W_BL_3、……、W_BL_n等。
在本申请的示例性实施例中，存储阵列2中的每个存储单元1均为2T0C结构，与图2所示的传统的2T0C结构相比，保持了传统的2T0C结构的优点，读操作是无损的，具有非常低的漏电，不需要大电容的电容器，铟镓锌氧化物(IGZO)晶体管可以用于该结构中，因此，本申请实施例的存储单元1的2T0C结构解决了对大电容的需求问题，相应地降低了刷新频率和功耗。
在本申请的示例性实施例中，与传统的2T0C结构不同的是，本申请实施例的2T0C结构的存储单元中的读晶体管(即第一晶体管TR_R)，包含有两个栅极，即，增加了一个辅助栅极(第二栅极)，第二栅极与写晶体管(即第二晶体管TR_W)的第五管脚P5相连，由第五管脚P5提供电压，并且第五管脚P5设置为存储写晶体管的写入电压。由于晶体管的栅极具有背栅效应，随着写晶体管向第五管脚P5写入电压，则读晶体管的辅助栅极获取相应的写入电压，并且根据辅助栅极写入电压的不同(例如，高电压或低电压)，读晶体管的栅极将呈现出不同的阈值电压(VTH)，如图4所示，对于N型读晶体管TR_R来说，当辅助栅极的电压为高电压(如，写入电压为“1”)时，VTH将负移；当辅助栅极的电压为低电压(如，写入电压为“0”)时，VTH将正移。
在本申请的示例性实施例中，读晶体管上的第一栅极给定一个合适的电压后，可以保证读晶体管不开启；在辅助栅极写入0数据时为低电压，读晶体管阈值电压正偏，该读晶体管更无法开启，因此，读晶体管BL(位线)上的电压没有大的变化，考虑漏电时可能有微小的变化，但变化值小于预设的阈值。在写入数据1时，对应高电压给辅助栅极，辅助栅极使得读晶体管的阈值电压负偏，且读晶体管开启。此时读晶体管的BL受高电压的影响，电压发生变化，且变化值超过阈值。SA电路(数据读取电路)与读出位线连接，靠分析读出位线上的电压变化量确定读取的数据是1还是0；读0和1过程中，读晶体管的控制栅极(第一栅极)上的电压是不变的，靠辅助栅极上被写入的电压改变阈值电压自动开启或保持关闭。
在本申请的示例性实施例中，所述第一晶体管TR_R为N型晶体管或P型晶体管；以及，
所述第二晶体管TR_W为N型晶体管或P型晶体管。
在本申请的示例性实施例中，第一晶体管TR_R和第二晶体管TR_W可以均为N型晶体管，或者均为P型晶体管，或者任意一个为N型晶体管，另一个为P型晶体管，在此对于第一晶体管TR_R和第二晶体管TR_W的选型不做限定，可以根据需求自行定义。
在本申请的示例性实施例中，第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6可以根据所选择的晶体管的类型进行设置，在此对于第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6为漏极或源极不做限定，可以根据不同的场景和需求自行定义。
在本申请的示例性实施例中，该存储阵列2还可以包括：行解码器(Row decoder)和列解码器(Column decoder)；
在一些实施例中，所述写入字线和所述读出字线可以与所述行解码器相连；
在一些实施例中，所述写入位线和所述读出位线可以与所述列解码器相连。
本申请实施例还提供了一种存储阵列，可以包括：
写入字线W_WL；
读出字线R_WL；
共用位线BL；以及，
多个所述的存储单元1；
其中，所述存储单元1包括：第一晶体管TR_R和第二晶体管TR_W；所述第一晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极，所述第四管脚P4为第二栅极；
所述第二晶体管TR_W包括第五管脚P5、第六管脚P6；所述第七管脚P7为第三栅极G3；
所述第一管脚P1与所述第六管脚P6共同与所述共用位线BL相连，所述第二管脚P2设置为参考电压端，所述第一栅极G1与所述读出字线R_WL相连，所述第二栅极G2与所述第五管脚P5相连；
所述第三栅极G3与所述写入字线W_WL相连。
在本申请的示例性实施例中，为了节省占用面积，写入位线和读出位线可以合并使用，作为共用位线BL，可以包括但不限于下述两种方案。
在本申请的示例性实施例中，如图9a所示，所述第一管脚P1和所述第六管脚P6合并为一个管脚，所述写入位线W_BL和所述读出位线R_BL合并为一条共用位线，合并后获得的管脚与合并后获得的共用位线相连。
在本申请的示例性实施例中，如图9b所示，所述第一管脚P1和所述第六管脚P6在存储单元内未合并为一个管脚，所述写入位线W_BL和所述读出位线R_BL在存储阵列外部合并为一条共用位线。
在本申请的示例性实施例中，为了便于画图，在图9a和图9b中的存储单元的第二栅极均用一个电容来表示。
在本申请的示例性实施例中，写入字线W_WL和读出字线R_WL可以包括多行，例如，可以包括：W_WL_1、W_WL_2、W_WL_3、……、W_WL_m以及R_WL_1、R_WL_2、R_WL_3、……、R_WL_m等。
在本申请的示例性实施例中，共用位线BL可以包括多列，例如，可以包括：BL1、BL2、BL3、……、BLn等。
在本申请的示例性实施例中，对于存储结构布局设计，总是希望减少BL(位线)和WL(字线)的数量，特别是位线BL，以实现更高的结构密度。因为产品的结构密度与过孔数量存在紧密联系，而过孔数量与位线数量存在直接关系；位线数量越多，过孔数量越多，占用面积越大，则结构密度越低；反之，位线数量越少，过孔数量越少，占用面积越小，则结构密度越高。
在本申请的示例性实施例中，为了减少位线BL的数量，可以将连接读出位线R_BL的第一管脚P1与连接写入位线W_BL的第六管脚P6相连，从而使得第一管脚P1与第六管脚P6合并为一个管脚，从而可以仅连接一条共用位线即可，并且在存储单元1之外，读出位线R_BL和写入位线W_BL合并为一条共用位线BL，使得本申请实施例的存储单元1由原来的两条位线(读出位线R_BL和写入位线W_BL)连接到外部结构，改为了一条共用位线(BL)连接到外部结构，从而使得两条位线(读出位线R_BL和写入位线W_BL)可以在当前存储单元1所在的存储阵列的外部区域组合在一起。
在本申请的示例性实施例中，两条位线的设置方式至少需要两个过孔连接到硅上面，则需要更多的面积，即使存储单元做的很小，但外部电路太大，也做不成高密度存储器，从而可能对本申请实施例的存储单元1的产品化造成影响，而本申请实施例方案通过将读出位线R_BL和写入位线W_BL合并为一条位线BL，实现了仅需一个过孔，两个位线交叠，实际占用的面积仅是一个管子的面积，在当前存储单元1所在存储阵列的***连到一起，大大提高了结构密度，为本申请实施例方案的产品化提供了技术基础。
在本申请的示例性实施例中，与传统的2T0C结构相比，本申请实施例方案中的每个存储单元只有3个信号，包括2个字线信号和1个位线信号，有利于版图设计，特别是狭小空间的版图设计，提高了本申请实施例的存储单元1的实用性。
本申请实施例还提供了一种存储***3，如图10a、10b、10c所示，可以包括：
多个所述的存储阵列2；以及，
多个放大器4；
其中，每个所述放大器4为相邻两个所述存储阵列共用的放大器4；所述放大器4设置为对感应阶段感应的所述存储阵列2中的存储单元1中读取的存储数据进行放大，在刷新阶段，将放大后的存储数据回写到所述存储单元1的存储节点。
在本申请的示例性实施例中，多个所述存储阵列2包括：第一存储阵列21和第二存储阵列22；所述第一存储阵列21中的每条读出位线R_BL分别和所述第二存储阵列22上的一条不同的读出位线R_BL共同连接到同一个放大器4，以使得连接同一放大器4的两条读出位线R_BL所连接的存储单元1共用同一放大器4；
连接同一放大器4的两条读出位线R_BL分别与所述放大器4的不同的信号输入端相连；
连接同一放大器4的两条读出位线R_BL对应的写入位线W_BL分别与所述放大器4的不同的信号输出端相连，将读取的并经所述放大器4放大后的存储电压刷新到存储单元的第二晶体管TR_W内进行存储。
在本申请的示例性实施例中，当第一存储阵列21和第二存储阵列22均存储在n(n为正整数)条读出位线R_BL时，则第一存储阵列21和第二存储阵列22之间可以共用n个放大器4，其中，第一存储阵列21中的第一条读出位线R_BL可以与第二存储阵列22中的第一条读出位线R_BL连接同一个放大器，第一存储阵列21中的第二条读出位线R_BL可以与第二存储阵列22中的第二条读出位线R_BL连接同一个放大器4，……，依此类推，第一存储阵列21中的第n条读出位线R_BL可以与第二存储阵列22中的第n条读出位线R_BL连接同一个放大器4。
在本申请的示例性实施例中，每一个放大器4设置为对所连接的读出位线R_BL读取的存储数据的信号进行放大，以提高读取准确率。
在本申请的示例性实施例中，所述的存储***3还可以包括：多个预充电装置；多个所述预充电装置(Pre-charger)可以包括第一预充电装置和第二预充电装置；
所述第一存储阵列21对应的写入位线W_BL和读出位线R_BL均与所述第一预充电装置连接；
所述第二存储阵列22对应的写入位线W_BL和读出位线R_BL均与所述第二预充电装置连接。
在本申请的示例性实施例中，在对第一存储阵列21的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，并对与该条读出位线R_BL共用同一放大器4的第二存储阵列22中的相应读出位线R_BL进行预充电，其中，第二存储阵列22中的该相应读出位线R_BL预充电电压作为第一存储阵列21中的读出位线R_BL的参考电压，并且第二存储阵列22中的该相应读出位线R_BL预充电电压值小于第一存储阵列21中的读出位线R_BL的预充电电压值，例如，第一存储阵列21中的读出位线R_BL的预充电电压值可以为VDD，第二存储阵列22中的读出位线R_BL的预充电电压值可以包括但不限于VDD/2。
在本申请的示例性实施例中，同理，在对第二存储阵列22的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，并与该条读出位线R_BL共用同一放大器4的第一存储阵列21中的相应读出位线R_BL进行预充电，其中，第一存储阵列21中的该相应读出位线R_BL预充电电压作为第二存储阵列22中的读出位线R_BL的参考电压，并且第一存储阵列21中的该相应读出位线R_BL预充电电压值小于第二存储阵列22中的读出位线R_BL的预充电电压值，例如，第二存储阵列22中的读出位线R_BL的预充电电压值可以为VDD，第一存储阵列21中的读出位线R_BL的预充电电压值可以包括但不限于VDD/2。
在本申请的示例性实施例中，每个放大器4中可以设置有启动开关41，在对读出位线R_BL进行预充电以后，可以采用待进行信号放大的读出位线R_BL对该读出位线R_BL上的待读取数据的存储单元的存储数据进行读取，并在读取电压稳定以后，打开启动开关41，以将两条读出位线R_BL上的电压作为差分信号输入放大器4的两个信号输入端，通过信号放大器对待进行信号放大的读出位线R_BL上的信号进行放大。
在本申请的示例性实施例中，在读出位线R_BL对待读取数据的存储单元的存储数据进行读取之前，可以控制该待读取数据的存储单元的第一晶体管TR_R所连接的读出字线R_WL输入高电压，而不需要读取数据的存储单元的第一晶体管TR_R所连接的读出字线R_WL输入低电压，从而使得不需要读取数据的存储单元的第一晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。即，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。
在本申请的示例性实施例中，在对读出位线R_BL上的读取数据的信号进行放大以后，还可以将该放大后的信号通过放大器的信号输出端输入到待读取数据的存储单元1所连接的写入位线W_BL，以通过写入位线W_BL将放大后的读出数据重新写入该待读取数据的存储单元1的第二晶体管TR_W内，以实现对该待读取数据的存储单元1的第二晶体管TR_W内存储数据的刷新，避免由于泄露造成存储数据发生错误。
在本申请的示例性实施例中，在对该待读取数据的存储单元1的第二晶体管TR_W内存储数据进行刷新之前，控制该待读取数据的存储单元1的第二晶体管TR_W的写入字线W_WL输入高电压，并控制不需要读取数据的存储单元1的第二晶体管TR_W的写入字线W_WL输入低电压，以使得不需要读取数据的存储单元1的第二晶体管TR_W关断，从而避免在进行数据刷新过程中对不需要读取数据的存储单元1的第二晶体管TR_W刷新入该待读取数据的存储单元1的第二晶体管TR_W的存储数据，提高了数据存储可靠性。
在本申请的示例性实施例中，该存储***中的存储阵列可以由本申请实施例的管脚合并后的2T0C结构的存储单元组成(如图10a所示)，也可以由管脚未合并时的2T0C结构的存储单元组成(在此未画出全貌图，结构与图10a相似，仅是每个存储单元的第一管脚P1和第六管脚P6未合并，可以参考相应的存储阵列，局部示意图如图10b所示)，另外，该存储阵列还可以是每个存储单元的管脚未合，而在存储阵列外部第一管脚和第六管脚所连接的位线进行合并(在此未画出示意图，对于一个存储***来说，可以参考图9b和图10a，采用图9b的存储阵列替换图10a中的存储阵列即可)。
在本申请的示例性实施例中，所述放大器可以为电压放大器或电流放大器；
所述放大器的两个差分输入信号的输入端分别连接两条不同的读出位线，所述两条不同的读出位线分别来自相邻的所述存储阵列；
所述两个差分输入信号的输入端中，其中一个为读出位线读取的所述存储数据的输入端，另一个输入端为放大器差分输入信号的参考信号端。
在本申请的示例性实施例中，放大器4可以为电压放大器，也可以为电流放大器，可以根据需求自行选择。如图10c所示为放大器为电流放大器时的连接示意图，其中，IREF为参考电流，与图10b所示实例相似，该参考电流可以通过另一存储阵列提供。
在本申请的示例性实施例中，在一个存储***中，上述的三种存储阵列可以任意组合使用，对于详细组合方案以及组合数量不做限制。
在本申请的示例性实施例中，为了便于画图，在图10a和图10b中的存储单元的第二栅极均用一个电容来表示。
本申请实施例提供了一种数据写入方法，基于所述的存储阵列，如图11所示，所述方法可以包括步骤S301-S302：
S301、在所述存储阵列2中需写入数据的存储单元1，通过所述存储单元的写入字线W_WL输入存储单元1的第二晶体管TR_W的栅极电压，以使得作为写晶体管的所述第二晶体管导通；
S302、通过所述存储单元2的写入位线或共用位线向导通的第二晶体管输入写入电压，使得所述写入电压存储在与所述第二晶体管连接的第一晶体管的第二栅极中，其中，所述第二栅极配置为作为所述存储单元的存储节点，所述第一晶体管为读晶体管。
在本申请的示例性实施例中，该待写入电压可以为“1”或“0”，写入字线W_WL被施加到高电压(即第三栅极G3的导通电压)，第二晶体管TR_W的第五管脚P5和第六管脚P6之间导通，则通过写入位线W_BL写入电压后，第五管脚P5端的电压与第六管脚P6(与写入位线W_BL连接)端的电压相同，均为该写入电压。
在本申请的示例性实施例中，所述方法还可以包括：
在所述存储阵列2中无需写入数据的存储单元1的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述无需写入数据的存储单元1的第二晶体管TR_W关断。
在本申请的示例性实施例中，对于存储阵列2中连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得需要写入数据的存储单元1的第二晶体管TR_W(写晶体管)导通，而其他的无需写入数据的存储单元的第二晶体管TR_W(关断，确保了写入数据仅写入该需要写入数据的存储单元。
本申请实施例提供了一种数据读取方法，基于所述的存储阵列，如图12所示，所述方法可以包括步骤S401-S402：
S401、在数据读操作阶段，在所述存储阵列2中需读取数据的存储单元1的第一晶体管TR_R连接的读出字线输入第一电压；其中，所述第一电压处于第一阈值电压和第二阈值电压之间，该第一阈值电压和第二阈值电压分别为存1和0时第一晶体管可以开启的阈值电压。
在本申请的示例性实施例中，第一晶体管TR_R作为读晶体管，在需要读取第二晶体管TR_W存储的电压时，可以对第一晶体管TR_R的第一栅极G1输入一个电压使得第一晶体管TR_R的第一管脚P1和第二管脚P2关断，从而根据第一管脚P1的电压大小(和/或电流大小)来判断第五管脚P5存储的为高电压还是低电压，或者，存储的数据为“1”还是“0”。
在本申请的示例性实施例中，第一晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压(第一电压)，通过前面的论述可知，第一晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对第一晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得第一晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对第一晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保第一晶体管TR_R的第一管脚P1和第二管脚P2之间关断，从而使得第一管脚P1读出所存储的电压。
在本申请的示例性实施例中，对第一晶体管TR_R的第一栅极G1施加的电压可以位于低电压到高电压(“0”-“1”)之间，以补充辅助栅极的电压，使得第一晶体管TR_R导通。
S402、当检测到所述第一晶体管连接的读出位线的电压变化且变化数值大于或等于预设的第一电压变化阈值时确定所述存储单元的读出的数据为1，当所述第一晶体管的连接的读出位线的电压无变化或者变化数值小于或等于预设的第二电压变化阈值时，则确定所述存储单元的读出数据为0。
在本申请的示例性实施例中，在数据读操作阶段之前还包括预充电阶段，所述方法还可以包括：
对所述读出位线或所述共用位线进行预充电，使得读出位线上的电压高于放大器差分输入信号输入端中的参考信号端提供的电压。在本申请的示例性实施例中，第一管脚P1连接的读出位线R_BL在初始读取数据时可以预充一个电压(即该第二电压)，预充电压可以是一个小于存储器件电源电压VDD的电压，例如，可以包括但不限于VDD/4、VDD/3以及VDD/2等，详细数值可以根据不同的应用场景和需求自行定义。
在本申请的示例性实施例中，该参考电压可以包括但不限于0V。
在本申请的示例性实施例中，当检测到所述第一晶体管的第一管脚的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，确认所述存储阵列中需读取数据的存储单元的第二晶体管的第五管脚端储存的电压为第一存储电压值，并读取所述第一存储电压值。
在本申请的示例性实施例中，该第一电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。
在本申请的示例性实施例中，如果之前将数据“1”写入第五管脚P5，则可以在Vrefn和选定的读出位线R_BL之间测量显著的电导变化量(导通电流)，并且可以在选定的读出位线R_BL处感测到它。因此，当检测到所述第一晶体管TR_R的第一管脚P1的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，可以确定存储的写入电压为高电压，即写入数据为“1”。
在本申请的示例性实施例中，当检测到所述第一晶体管TR_R的第一管脚的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，确认所述第二晶体管TR_W的第五管脚P5端储存的电压为第二存储电压值，并读取所述第二存储电压值；所述第二电压变化阈值小于所述第一电压变化阈值。
在本申请的示例性实施例中，该第二电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。
在本申请的示例性实施例中，如果之前将数据“0”写入第五管脚P5，则不会在Vrefn和选定的读出位线R_BL之间感测到电导。因此，当检测到所述第一晶体管TR_R的第一管脚P1的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，可以确定存储的写入电压为低电压，即写入数据为“0”。
在本申请的示例性实施例中，所述方法还可以包括：
在对存储阵列2中任意的存储单元1中的第二晶体管TR_W存储的电压值进行读取过程中，在所述存储阵列2中无需读取数据的存储单元1的读出字线R_WL输入与需读取数据的存储单元1的第一晶体管TR_R的读出字线R_WL输入电压不同的电压，以使得所述无需读取数据的存储单元1的第一晶体管TR_R关断；
其中，所述无需读取数据的存储单元的读出字线与需读取数据的存储单元的第一晶体管的读出字线为不同的字线。
已知传统的2T0C单元结构(如图2所示)的数据写入和数据读取也是分开的，分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)来实现。它需要4个信号，分别为写操作需要的写-WL(写入字线)信号和写-BL(写入位线)信号，读操作需要读-WL(读取字线)信号和读-BL(读出位线)信号，与传统的1T1C结构的DRAM单元相比，该2T0C结构由于非破坏性的读取特性，在Tr_w和Tr_r之间也不需要太大的电容。然而，在2T0C结构的存储阵列中，由于每个2T0C存储单元所连接的R-WLs(读取字线)和R-BLs(读出位线)上连接的全部2T0C存储单元之间存在串扰或均流问题，执行读操作时是一个挑战，DRAM界仍在努力解决这个问题。
在本申请的示例性实施例中，通过将存储阵列2中无需读取数据的存储单元1的第一晶体管TR_R的读出字线R_WL输入与需读取数据的存储单元1的第一晶体管TR_R的读出字线R_WL输入电压不同的电压，实现了使得无需读取数据的存储单元1的第一晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。例如，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。
在本申请的示例性实施例中，所述方法还可以包括：在刷新阶段进行数据刷新；
所述在刷新阶段进行数据刷新，可以包括：感应所述存储单元中存储数据并通过所述放大器放大所述存储数据，将所述放大的存储数据回写入所述存储单元的存储节点。
在本申请的示例性实施例中，在所述第一晶体管TR_R读出所述第一存储电压值或所述第二存储电压值以后，在所述存储阵列中的写入字线W_WL输入所述存储单元的第三栅极G3的导通电压；
将读取的电压值输入需写入数据的存储单元1对应的写入位线W_BL，以对所述第二晶体管TR_W存储的电压值进行刷新。
在本申请的示例性实施例中，为了避免泄露使得写入的电压发生变化，可以在每次读取出写入电压之后及时将该写入电压重新写入写晶体管进行保存，以实现对存储电压的及时刷新。
在本申请的示例性实施例中，所述方法还可以包括：
在对所述第二晶体管TR_W的存储数据进行刷新过程中，在所述存储阵列2中无需刷新存储数据的存储单元1的写入字线W_WL输入电压使得所述无需写入数据的存储单元1的第二晶体管TR_W关断；
需要刷新的所述存储单元连接的写入字线与无需刷新存储数据的存储单元的写入字线为不同的字线。
在本申请的示例性实施例中，对于连接同一写入位线的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入电压不同的电压，从而使得需要写入数据的存储单元1的第二晶体管TR_W(写晶体管)导通，而其他的无需写入数据的存储单元的第二晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元1。
本申请实施例提供了一种数据写入方法，基于所述的存储***，如图13所示，所述方法可以包括步骤S501-S502：
S501、在所述存储***3的存储阵列2中需写入数据的存储单元1的写入字线W_WL输入所述存储单元1的第三栅极G3的导通电压；
S502、在所述需写入数据的存储单元1的写入位线W_BL输入待写入电压。
在本申请的示例性实施例中，该待写入电压可以为“1”或“0”，写入字线W_WL被施加到高电压(即第三栅极G3的导通电压)，第二晶体管TR_W的第五管脚P5和第六管脚P6之间导通，则通过写入位线W_BL写入电压后，第五管脚P5端的电压与第六管脚P6(与写入位线W_BL连接)端的电压相同，均为该写入电压。
在本申请的示例性实施例中，所述方法还可以包括：
在所述存储***3的存储阵列2中无需写入数据的存储单元1的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述无需写入数据的存储单元1的第二晶体管TR_W关断。
在本申请的示例性实施例中，对于存储阵列2中连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得需要写入数据的存储单元1的第二晶体管TR_W(写晶体管)导通，而其他的无需写入数据的存储单元的第二晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元。
本申请实施例提供了一种数据读取方法，基于所述的存储***，如图14所示，所述方法可以包括步骤S601-S605：
S601、在所述存储***3的第一存储阵列21中需读取数据的存储单元1的第一晶体管TR_R对应的读出字线R_WL输入第三电压；所述第三电压位于第一阈值电压和第二阈值电压之间；所述第一阈值电压为存储节点存储数据为1时使得所述读晶体管开启得阈值电压；所述第二阈值电压为存储节点存储数据为0时使得所述读晶体管开启的阈值电压。
在本申请的示例性实施例中，第一晶体管TR_R作为读晶体管，在需要读取第二晶体管TR_W存储的电压时，可以对第一晶体管TR_R的第一栅极G1输入一个电压使得第一晶体管TR_R的第一管脚P1和第二管脚P2导通，从而根据第一管脚P1的电压大小(和/或电流大小)来判断第五管脚P5存储的为高电压还是低电压，或者，存储的数据为“1”还是“0”。
在本申请的示例性实施例中，第一晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压(第三电压)，通过前面的论述可知，第一晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对第一晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得第一晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对第一晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保第一晶体管TR_R的第一管脚P1和第二管脚P2之间导通，从而使得第一管脚P1读出所存储的电压。
在本申请的示例性实施例中，对第一晶体管TR_R的第一栅极G1施加的电压可以位于低电压到高电压(“0”-“1”)之间，以补充辅助栅极的电压，使得第一晶体管TR_R导通。
S602、为所述存储***的第一存储阵列中需读取数据的存储单元的读出位线进行预充电，获取第四电压。
在本申请的示例性实施例中，在对第一存储阵列21的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，获取第四电压，该第四电压的电压值可以为VDD。
S603、为所述存储***3的第二存储阵列22中与所述需读取数据的存储单元相对应的存储单元的读出位线进行预充电，获取第五电压；所述第五电压小于所述第四电压。
在本申请的示例性实施例中，对与第一存储阵列21中的预充电的读出位线R_BL共用同一放大器4的第二存储阵列22中的相应读出位线R_BL进行预充电，获取第五电压；第二存储阵列22中的该相应读出位线R_BL的预充电电压作为第一存储阵列21中的读出位线R_BL的参考电压，该第五电压的电压值可以包括但不限于VDD/2。
S604、在所述第一存储阵列21中需读取数据的存储单元1的读出位线R_BL上的电压稳定后，控制所述放大器4的启动开关开启，对所述读出位线R_BL上的电压进行放大。
在本申请的示例性实施例中，当第二晶体管TR_W内存储数据为0时，则在读取数据以后，预充的第四电压不会发生变化，当第二晶体管TR_W内存储数据为1时，则在读取数据以后，预充的第四电压会首先降低，等第四电压不再降低时则达到电压稳定状态，确定读取数据完成，此时可以将所述放大器4的启动开关开启，将当前两个读出位线上的电压输入放大器4，通过放大器4对降低并稳定后的第四电压(作为读取数据)进行放大。
在本申请的示例性实施例中，在读出位线R_BL对待读取数据的存储单元的存储数据进行读取之前，可以控制该待读取数据的存储单元的第一晶体管TR_R所连接的读出字线R_WL输入高电压，而不需要读取数据的存储单元的第一晶体管TR_R所连接的读出字线R_WL输入低电压，从而使得不需要读取数据的存储单元的第一晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。即，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。
S605、通过所述放大器4的第一信号输出端读取放大后的电压，作为所述第一存储阵列21中需读取数据的存储单元的存储电压。
在本申请的示例性实施例中，在通过所述放大器4的第一信号输出端读取放大后的电压以后，所述方法还可以包括：
在所述第一存储阵列21中的与所述需读取数据的存储单元对应的写入字线输入所述第二晶体管TR_W的第三栅极G3的导通电压；
将读取的放大后的电压输入所述需读取数据的存储单元的第二晶体管TR_W对应的写入位线，以对所述需读取数据的存储单元的第二晶体管TR_W存储的电压值进行刷新。
在本申请的示例性实施例中，在对读出位线R_BL上的读取数据的信号进行放大以后，还可以将该放大后的信号通过放大器的信号输出端输入到待读取数据的存储单元1所连接的写入位线W_BL，以通过写入位线W_BL将放大后的读出数据重新写入该待读取数据的存储单元1的第二晶体管TR_W内，以实现对该待读取数据的存储单元1的第二晶体管TR_W内存储数据的刷新，避免由于泄露造成存储数据发生错误。
在本申请的示例性实施例中，所述方法还可以包括：
在对所述需读取数据的存储单元的第二晶体管TR_W存储的电压值进行刷新过程中，在所述第一存储阵列21中无需刷新数据的存储单元的写入字线W_WL输入与所述第二晶体管TR_W的第三栅极G3的导通电压不同的电压，以使得所述无需写入数据的存储单元1的第二晶体管TR_W关断。
在本申请的示例性实施例中，在对该待读取数据的存储单元1的第二晶体管TR_W内存储数据进行刷新之前，控制该待读取数据的存储单元1的第二晶体管TR_W的写入字线W_WL输入高电压，并控制不需要读取数据的存储单元1的第二晶体管TR_W的写入字线W_WL输入低电压，以使得不需要读取数据的存储单元1的第二晶体管TR_W关断，从而避免在进行数据刷新过程中对不需要读取数据的存储单元1的第二晶体管TR_W刷新入该待读取数据的存储单元1的第二晶体管TR_W的存储数据，提高了数据存储可靠性。
本申请实施例提供了一种存储阵列的控制芯片，所述控制芯片设置为执行基于所述存储阵列的数据写入方法，以及基于所述存储阵列的数据读取方法。
在本申请的示例性实施例中，前述的存储单元、存储阵列及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储阵列的控制芯片实施例中，在此不再一一赘述。
本申请实施例提供了一种存储***的控制芯片，所述控制芯片设置为执行基于所述存储阵列的数据写入方法。
本申请实施例提供了一种存储***的控制芯片，所述控制芯片设置为执行基于所述存储阵列的数据读取方法。
在本申请的示例性实施例中，前述的存储单元、存储阵列及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储***的控制芯片实施例中，在此不再一一赘述。
本申请实施例提供了一种存储器，包括所述的存储阵列。
在本申请的示例性实施例中，前述的存储单元、存储阵列及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储***的控制芯片实施例中，在此不再一一赘述。
本申请实施例提供了一种电子设备，包括所述的存储器。
在本申请的示例性实施例中，前述的存储单元、存储阵列及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储***的控制芯片实施例中，在此不再一一赘述。
领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、***、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (20)

1.一种存储单元，其特征在于，包括：
第一晶体管，设置为读晶体管；以及，
第二晶体管，设置为写晶体管；
其中，所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚设置为与读出位线相连，所述第二管脚设置为参考电压端，所述第一栅极设置为与读出字线相连，所述第二栅极设置为与所述第五管脚相连；
所述第六管脚设置为与写入位线相连，所述第三栅极设置为与写入字线相连；
所述第一晶体管和所述第二晶体管均为N型晶体管，所述第一晶体管和所述第二晶体管均为铟镓锌氧化物晶体管。
2.根据权利要求1所述的存储单元，其特征在于，所述第一管脚和所述第六管脚共用一个管脚，配置为与不同的位线连接或与同一条位线连接。
3.根据权利要求2所述的存储单元，其特征在于，所述不同的位线为所述读出位线和写入位线；所述同一条位线同时作为所述读出位线和写入位线。
4.根据权利要求1所述的存储单元，其特征在于，所述第一栅极和第二栅极为相互独立的栅极，且所述第一栅极用于控制所述读晶体管的读操作；所述第二栅极配置为作为所述存储单元的存储节点，通过所述写晶体管在所述存储节点写入电信号。
5.一种存储阵列，其特征在于，包括：
写入字线；
读出字线；
写入位线；
读出位线；以及，
多个如权利要求1-4任意一项所述的存储单元；
其中，所述存储单元包括：第一晶体管和第二晶体管；所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚与所述读出位线相连，所述第二管脚设置为参考电压端，所述第一栅极与所述读出字线相连，所述第二栅极与所述第五管脚相连；
所述第六管脚与所述写入位线相连，所述第三栅极与所述写入字线相连。
6.根据权利要求5所述的存储阵列，其特征在于，
所述第一管脚和所述第六管脚共用一个管脚，所述写入位线和所述读出位线共用一条位线，共用的所述管脚与共用的所述位线相连。
7.一种存储阵列，其特征在于，包括：
写入字线；
读出字线；
共用位线；以及，
多个如权利要求1-4任意一项所述的存储单元；
其中，所述存储单元包括：第一晶体管和第二晶体管；所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；所述第三管脚为第一栅极，所述第四管脚为第二栅极；
所述第二晶体管包括第五管脚、第六管脚和第七管脚；所述第七管脚为第三栅极；
所述第一管脚与所述第六管脚共同与所述共用位线相连，所述第二管脚设置为参考电压端，所述第一栅极与所述读出字线相连，所述第二栅极与所述第五管脚相连；
所述第三栅极与所述写入字线相连。
8.一种存储***，其特征在于，包括：
多个存储阵列；所述存储阵列包括多个存储单元，所述存储单元包括：第一晶体管和第二晶体管，所述第一晶体管设置为读晶体管，所述第二晶体管设置为写晶体管；所述第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚，所述第三管脚为第一栅极，所述第四管脚为第二栅极，所述第二晶体管包括第五管脚、第六管脚和第七管脚，所述第七管脚为第三栅极；所述第二栅极与所述第五管脚相连；所述第二管脚设置为参考电压端；所述第一晶体管和所述第二晶体管均为N型晶体管，所述第一晶体管和所述第二晶体管均为铟镓锌氧化物晶体管；
所述存储阵列还包括：写入字线、读出字线、写入位线以及读出位线，或者，所述存储阵列还包括：写入字线、读出字线、写入位线以及读出位线，且所述写入位线和所述读出位线共用一条位线；
其中，所述第一管脚与所述读出位线相连，所述第一栅极与所述读出字线相连，所述第六管脚与所述写入位线相连，所述第三栅极与所述写入字线相连；
以及，
多个放大器；
其中，每个所述放大器为相邻两个所述存储阵列共用的放大器；所述放大器设置为对感应阶段感应的所述存储阵列中的存储单元中读取的存储数据进行放大，在刷新阶段，将放大后的存储数据回写到所述存储单元的存储节点；
每个所述放大器与两条读出位线相连，所述两条读出位线属于相邻的两个所述存储阵列，所述两条读出位线中的一条读出位线用于传输读取的存储数据，另一条读出位线用于提供参考信号。
9.根据权利要求8所述的存储***，其特征在于，所述放大器为电压放大器或电流放大器；
所述放大器的两个差分输入信号的输入端分别连接两条不同的读出位线，所述两条不同的读出位线分别来自相邻的两个所述存储阵列；
所述两个差分输入信号的输入端中，其中一个为读出位线读取的所述存储数据的输入端，另一个输入端为放大器差分输入信号的参考信号端；
所述存储***还包括：预充电装置，所述预充电装置配置为：对所述放大器连接的两条不同的读出位线进行预充电，使得用于传输读取的存储数据的读出位线上的电压高于所述放大器差分输入信号输入端中的参考信号端提供的电压。
10.一种数据写入方法，其特征在于，基于如权利要求8或9所述的存储阵列，所述方法包括：
在所述存储阵列中需写入数据的存储单元，通过所述存储单元的写入字线输入到所述存储单元的第二晶体管的栅极电压，以使得作为写晶体管的所述第二晶体管导通；
通过所述存储单元的写入位线或共用位线向导通的第二晶体管输入写入电压，使得所述写入电压存储在与所述第二晶体管连接的第一晶体管的第二栅极中，其中，所述第二栅极配置为作为所述存储单元的存储节点，所述第一晶体管为读晶体管。
11.根据权利要求10所述的数据写入方法，其特征在于，所述方法还包括：
在所述存储阵列中无需写入数据的存储单元的写入字线输入与所述第三栅极的导通电压不同的电压，以使得所述无需写入数据的存储单元的第二晶体管关断。
12.一种数据读取方法，其特征在于，基于如权利要求8或9所述的存储阵列，所述方法包括：
在数据读操作阶段，在所述存储阵列中需读取数据的存储单元的第一晶体管连接的读出字线输入第一电压；其中，所述第一电压位于第一阈值电压和第二阈值电压之间，所述第一阈值电压为所述存储单元存储数据1时对所述第一晶体管的开启阈值电压；所述第二阈值电压为所述存储单元存储数据0时对应的所述第一晶体管的开启阈值电压；
当检测到所述第一晶体管连接的读出位线的电压变化且变化数值大于或等于预设的第一电压变化阈值时确定所述存储单元的读出的数据为1，当所述第一晶体管的连接的读出位线的电压无变化或者变化数值小于或等于预设的第二电压变化阈值时，则确定所述存储单元的读出数据为0。
13.根据权利要求12所述的数据读取方法，其特征在于，在数据读操作阶段之前还包括预充电阶段，所述方法还包括：
对所述读出位线或共用位线进行预充电，使得读出位线上的电压高于放大器差分输入信号输入端中的参考信号端提供的电压。
14.根据权利要求12所述的数据读取方法，其特征在于，所述方法还包括：
在对所述存储阵列中需读取数据的存储单元的第二晶体管存储的数据进行读取过程中，在所述存储阵列中无需读取数据的存储单元的读出字线输入与需读取数据的存储单元的第一晶体管的读出字线输入电压不同的电压，以使得所述无需读取数据的存储单元的第一晶体管关断；
其中，所述无需读取数据的存储单元的读出字线与需读取数据的存储单元的第一晶体管的读出字线为不同的字线。
15.根据权利要求12所述的数据读取方法，其特征在于，所述方法还包括：在刷新阶段进行数据刷新；
所述在刷新阶段进行数据刷新，包括：感应所述存储单元中存储数据并通过放大器放大所述存储数据，将放大的存储数据回写入所述存储单元的存储节点。
16.根据权利要求15所述的数据读取方法，其特征在于，所述方法还包括：
在对所述第二晶体管的存储数据进行刷新过程中，在所述存储阵列中无需刷新存储数据的存储单元的写入字线输入电压使得无需写入数据的存储单元的第二晶体管关断；
需要刷新的所述存储单元连接的写入字线与无需刷新存储数据的存储单元的写入字线为不同的字线。
17.一种存储阵列的控制芯片，其特征在于，所述控制芯片设置为执行如权利要求10-11任意一项所述的数据写入方法。
18.一种存储阵列的控制芯片，其特征在于，所述控制芯片设置为执行如权利要求12-16任一权利要求所述的数据读取方法。
19.一种存储器，其特征在于，包括如权利要求5-7任一权利要求所述的存储阵列，或包括权利要求8-9任一所述的存储***。
20.一种电子设备，其特征在于，包括如权利要求19所述的存储器。
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