CN111640461B - Dram的操作方法 - Google Patents

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Abstract

本发明提供了一种DRAM的操作方法，***作的DRAM的每个所述存储阵列片包括多条字线和多个按阵列排布的存储单元，每个所述存储单元具有相互独立的第一栅极和第二栅极，在读和/或写时，向同一个所述存储阵列片中所有的第一栅极均施加第一电压，并向同一个所述存储阵列片中的被选中的第二栅极施加第二电压，向同一个所述存储阵列片中的未被选中的第二栅极施加第三电压，且第一电压、第二电压和第三电压均不相同，由此可以减少栅极引发漏极漏电流以及衬底漏电流，继而改善栅极引发漏极漏电流现象影响读写操作效能的问题，进而提高DRAM的读写操作效能。

Description

DRAM的操作方法
技术领域
本发明涉及DRAM(动态随机存取存储器)技术领域，特别涉及一种DRAM的操作方法。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)是基于电荷来存储信息的存储器，其每个存储单元通常包括晶体管及由该晶体管驱动的电容或电阻等电荷存储结构。随着动态随机存取存储器设计的尺寸不断地按比例缩小(scaling down)，动态随机存取存储器的读写操作效能会受到栅极引发漏极漏电流(gate Induce drain leakage,GIDL)的影响。
因此，如何有效地降低栅极引发漏极漏电流并提高动态随机存取存储器的读写操作效能，成为本领域重要的研究课题。
发明内容
本发明的目的在于提供一种DRAM的操作方法，以解决有效地降低栅极引发漏极漏电流并提高动态随机存取存储器的读写操作效能。
为解决上述技术问题，本发明提供一种DRAM的操作方法，所述DRAM具有至少一个存储阵列片和多条字线，每个所述存储阵列片包括多条字线和多个按阵列排布的存储单元，每个所述存储单元具有相互独立的第一栅极和第二栅极，所述DRAM的操作方法包括：在读和/或写时，向同一个所述存储阵列片中所有的第一栅极均施加第一电压，并向同一个所述存储阵列片中的被选中的第二栅极施加第二电压，向同一个所述存储阵列片中的未被选中的第二栅极施加第三电压，且第一电压、第二电压和第三电压均不相同。
可选地，第一电压为正电压，第三电压为负电压。
可选地，在读、写和数据保持期间，同一个所述存储阵列片中所有的第一栅极均保持所述第一电压不变。
可选地，通过将同一个所述存储阵列片中所有的第一栅极均连接到一公共栅极线，并向所述公共栅极线施加所述第一电压，以向同一个所述存储阵列片中所有的第一栅极均施加所述第一电压。
可选地，每个所述存储阵列片中所有的存储单元按行按列排列，且同一行上的所有存储单元的第二栅极连接到同一字线；通过向相应的字线施加所述第二电压并向其他字线施加所述第三电压，以向所述存储阵列片中的被选中的第二栅极施加所述第二电压，以及向所述存储阵列片中的未被选中的第二栅极施加所述第三电压。
可选地，所述DRAM还包括多条位线，每条位线通过相应的位线接触节点与每个存储阵列片中的同一列的存储单元电性连接；读或写时向相应的位线上施加相应的电压。
可选地，每个所述存储单元还包括MOS晶体管、电容器和存储接触节点，所述第一栅极和所述第二栅极为所述MOS晶体管的栅极，所述存储接触节点设置在所述第一栅极的一侧并与所述MOS晶体管的源极电性连接，所述电容器的一电极板与所述存储接触节点的顶部电性接触。
可选地，每个所述存储阵列片中，所有的存储单元的电容器的另一电极板接地，或者，接在同一个具有可调电压的电压源上。
可选地，每个所述存储阵列片中，所述第一栅极设置在所述第二栅极的底部下方，并与所述第二栅极相互绝缘；或者，每个所述存储阵列片中，所述第一栅极和所述第二栅极横向并排设置并相互绝缘。
可选地，所述DRAM还具有衬底，所述第一栅极和所述第二栅极均位于所述衬底的沟槽中。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的DRAM的操作方法中，***作的DRAM的每个所述存储阵列片包括多条字线和多个按阵列排布的存储单元，每个所述存储单元具有相互独立的第一栅极和第二栅极，在读和/或写时，向同一个所述存储阵列片中所有的第一栅极均施加第一电压，并向同一个所述存储阵列片中的被选中的第二栅极施加第二电压，向同一个所述存储阵列片中的未被选中的第二栅极施加第三电压，且第一电压、第二电压和第三电压均不相同，由此可以减少栅极引发漏极漏电流(GIDL)以及衬底漏电流，继而改善栅极引发漏极漏电流(GIDL)现象影响读写操作效能的问题，进而提高DRAM的读写操作效能。
2、在读和写时，由于同一个所述存储阵列片中所有的第一栅极均施加第一电压，因此可以通过选取合适的第一电压来确保被选中的存储单元在读和写时具有最大的导通电流。
3、在读和写时，由于同一个所述存储阵列片中被选中的第二栅极施加第二电压，因此可以通过选取合适的第二电压来确保被选中的存储单元具有最优的写恢复时间(write recovery time，tWR)性能。
4、在读和写时，由于同一个所述存储阵列片中未被选中的第二栅极施加第三电压，因此可以通过选取合适的第三电压来确保未被选中的存储单元具有最优的数据保持(data retention performance)性能。
附图说明
图1是本发明具体实施例的DRAM的存储阵列片分布结构示意图。
图2是本发明具体实施例的DRAM的存储阵列片中的电路结构的一种示例示意图。
图3是本发明具体实施例的DRAM的存储阵列片中的电路结构的另一种示例示意图。
图4是本发明具体实施例的存储单元的一种剖面结构示例示意图。
图5是本发明具体实施例的存储单元的另一种剖面结构示例示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供一种DRAM的操作方法，用于对DRAM进行读和/或写操作。其中，请参考图1、图2和图3，所述DRAM包括多个存储阵列片MAT、多条位线BL和多条字线WL，其中，所有的存储阵列片MAT按照阵列排布成存储阵列，每个存储阵列片MAT包括多个按阵列排布的存储单元，每个存储单元包括连接到相应的字线WL和相应的位线BL的MOS晶体管以及连接到该MOS晶体管的电容器C。
请参考图2和图3，每个MOS晶体管具有相互独立的第一栅极TG和第二栅极BG。且同一存储阵列片MAT中，所有第一栅极TG均连接到公共栅极线CTWL，同一行存储单元的第二栅极BG连接同一字线WL，同一列MOS晶体管的漏极连接同一位线BL，每个存储单元的电容器C的一端(例如是电容器的下电极板)与该存储单元的MOS晶体管的源极电性连接。作为一种示例，请参考图2，同一存储阵列片MAT中的所有电容器C的另一端(例如是电容器的上电极板)均接地。作为另一种示例，请参考图3，同一存储阵列片MAT中的所有电容器C的另一端(例如是电容器的上电极板)均通过公共电源线CTVL接同一个具有可调电压的电压源(未图示)。
请参考图4，本实施例的DRAM的一种示例结构中，DRAM具有衬底100，衬底100中形成有栅极沟槽(未图示)、用于隔离相邻存储单元的有源区的器件隔离结构101、位于栅极沟槽两侧的源极(未图示)和漏极(未图示)，栅极沟槽中依次堆叠有第二栅极BG和第一栅极TG，第二栅极BG和第一栅极TG之间、第一栅极TG与栅极沟槽侧壁之间、第二栅极BG与栅极沟槽侧壁和底壁之间均设有绝缘层102(其材质例如为氧化硅)，第二栅极BG和第一栅极TG之间的绝缘层用于实现第二栅极BG和第一栅极TG相互绝缘，第一栅极TG与栅极沟槽侧壁之间以及第二栅极BG与栅极沟槽侧壁和底壁之间的绝缘层为栅介质层，第一栅极TG的顶部还覆盖有栅极隔离层103。第二栅极BG和第一栅极TG作为存储单元的MOS晶体管中的两个相互独立的栅极，第一栅极TG两侧的衬底10中还分别形成有存储接触节点SC和位线接触节点BLC，存储接触节点SC用于将电容器C的底部与存储单元的MOS晶体管的源极的顶部电性连接，位线接触节点BLC用于将相应的位线BL与存储单元的MOS晶体管的漏极电性连接。本示例中，每个存储单元的第一栅极TG和第二栅极BG上下堆叠设置，且第一栅极TG、第二栅极BG、源极、漏极以及存储接触节点SC和位线接触节点BLC均掩埋在衬底100中，可以使得GIDL现象的发生最小化。此外，第一栅极TG可以是N型掺杂的多晶硅或者P型掺杂的多晶硅，其导电类型可以与存储单元的MOS晶体管的源极的导电类型相同，也可以相反，存储接触节点SC可以是位于源极区内的原位掺杂的多晶硅，存储接触节点SC的导电类型与源极的导电类型相同，位线接触节点BLC可以是位于漏极区内的原位掺杂的多晶硅，位线接触节点BLC的导电类型与漏极的导电类型相同，由此一方面可以形成欧姆接触，降低寄生参数，另一方面也可以省去用于形成存储接触节点SC和位线接触节点BLC的LDD(轻掺杂漏区)离子注入工艺等，以简化工艺。
请参考图5，本实施例的DRAM的另一种示例结构中，DRAM具有衬底100，衬底100中形成用于隔离相邻存储单元的有源区的器件隔离结构(未图示)、水平并排在衬底10表面上的第二栅极BG和第一栅极TG，第二栅极BG和第一栅极TG之间、第一栅极TG与衬底10之间、第二栅极BG与衬底10之间均设有绝缘层102，第一栅极TG、第二栅极BG以及绝缘层102的顶部还覆盖有栅极隔离层103。第一栅极TG一侧的衬底10中形成有源极SD1，第二栅极BG一侧的衬底10中形成有漏极SD2，第一栅极TG和第二栅极BG的一侧均形成有侧墙(例如为氮化硅)，且源极SD1上方形成有存储接触节点SC(可以是掺杂的多晶硅)，漏极SD2上方形成有位线接触节点BLC。存储接触节点SC用于将电容器C的底部与源极的顶部电性连接，位线接触节点BLC用于将相应的位线BL与漏极电性连接。本示例中，每个存储单元的第一栅极TG和第二栅极BG水平并排设置，同样可以实现本实施例的DRAM的操作方法。
需要说明的是，DRAM是分级和模块化的，因此本领域技术人员，可以结合图1和图2、图3，来在图中上下左右四个方向复制字线WL、位线BL、存储阵列片MAT等的组合，以建造更大、存储密度更高的DRAM。
发明人研究发现，目前的DRAM GIDL的产生主要来自源极/漏极(Drain/source)与栅极(cell gate)的重叠(overlap)区域，这是因为要有效地降低衬底漏电流(sub-threshold leak)，需要将Vkk往负的方向增加,而这样的操作会导致源极/漏极与栅极的重叠区域中产生GIDL。
因此，本实施例中，在源极/漏极与栅极的重叠区域中设置两个相互独立的第一栅极TG和第二栅极BG，并将第一栅极TG的电压维持在正电压，由此可以因而不会在overlap区域产生GIDL。未被选中的存储单元的衬底阈值漏电流可以透过该存储单元的第二栅极BG控制，因为没有GIDL的限制，可以将未被选择的存储单元的第二栅极BG上的第三电压Vkk往更负的电压操作，由此使得被选中的存储单元的阈值电压目标值(Vt target)可以更低,从而增加了被选中的存储单元的导通电流，改善了其读写速度。也就是说，本实施例的技术方案能通过改进DRAM的操作方法来兼顾GIDL现象和导通电流两方面的性能。
具体地，请参考图1和图2、图3以及表1，本实施例的DRAM的操作方法包括：在读和/或写时，向同一个所述存储阵列片MAT中所有的第一栅极TG均施加第一电压V1，V1为正电压，并向同一个所述存储阵列片MAT中的被选中的第二栅极BG(即向被选中的字线WL)施加第二电压Vpp，向同一个所述存储阵列片MAT中的未被选中的第二栅极BG(即向未被选中的字线WL)施加第三电压Vkk，Vkk为负电压，且第一电压V1、第二电压Vpp和第三电压Vkk均不相同。由此利用被选中的第二栅极和未被选中的第二栅极之间的电压差，来减少栅极引发漏极漏电流(GIDL)以及衬底漏电流，继而改善栅极引发漏极漏电流(GIDL)现象影响读写操作效能的问题，并保证被选中的存储单元的导通电流，进而提高DRAM的读写操作效能。
表1：在读和写操作时施加到同一个存储阵列片MAT的各个存储单元的第一栅极和第二栅极的电压
Figure BDA0002504723660000061
与被选中的存储单元的第二栅极BG在同一个存储阵列片MAT中的第一栅极TG在所有操作期间均保持为第一电压V1，因此可以根据需要来选择合适的第一电压值，以确保被选中的存储单元在读和写时具有最大的导通电流Ion。
同时，被选中的存储单元的第二栅极BG在读和写操作期间均接入第二电压Vpp，因此可以根据需要来选取合适的第二电压Vpp，以确保被选中的存储单元具有最优的写恢复时间(write recovery time，tWR)性能。
另外，与被选中的存储单元的第二栅极BG在同一个存储阵列片MAT中的未被选中的第二栅极BG，在读和写操作期间均接入第三电压Vkk，因此可以通过选取合适的第三电压来确保未被选中的存储单元具有最优的数据保持(data retention performance)性能。而且，第三电压Vkk可以被设置的更低，以降低衬底漏电流。
本实施例中，同一个所述存储阵列片MAT中所有的第一栅极TG均连接到一公共栅极线CTWL，因此可以通过向所述公共栅极线CTWL施加所述第一电压V1的方法，来向同一个所述存储阵列片MAT中所有的第一栅极TG均施加第一电压V1。由于存储阵列片MAT中的同一行上的所有存储单元的第二栅极BG连接到同一字线WL，因此可以通过向相应的字线WL施加所述第二电压Vpp并向其他字线WL施加所述第三电压Vkk，以向所述存储阵列片MAT中的被选中的第二栅极BG施加第二电压Vpp，以及向所述存储阵列片中的未被选中的第二栅极施加第三电压Vkk。
需要说明的是，本实施例的DRAM在读写时，需要选中一个存储单元，还需要在该存储单元所连接位线BL上施加相应的电压，该技术为本领域的常规技术，且不是本发明的重点，因此在此不再详述。图1和图2、图3所示的电路中，并没有出示出DRAM的所有模块，本领域技术人员应该预料到，本发明的DRAM电路必然还包括行解码器、列解码器、读写电路、数据输入输出(输入/输出)电路和控制逻辑电路等位于存储阵列***的***电路，行解码器可以对从外部设备(例如，存储器控制器)接收的地址信息(包括行地址和列地址)进行解码，并产生用于选择相应的字线的第二电压和第三电压。列解码器可以对从外部设备(例如，存储器控制器)接收的地址信息(包括行地址和列地址)进行解码，并产生用于选择相应的位线的电压。读写电路可以在控制逻辑电路的控制下运行，在读操作和写操作期间，通过数据线来与数据输入/输出电路交换数据。读写电路可以为灵敏放大器(SA)，在读操作期间，通过选中的位线和字线来从选中的存储单元中读取数据，并通过数据线来输出数据，在写操作期间，读写电路可以通过数据线来接收数据，并通过选中的位线和字线来将接收的数据储存在选中的存储单元中。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (10)

1.一种DRAM的操作方法，所述DRAM具有至少一个存储阵列片，每个所述存储阵列片包括多条字线和多个按阵列排布的存储单元，每个所述存储单元具有相互独立的第一栅极和第二栅极，其特征在于，所述DRAM的操作方法包括：
在读和/或写时，向同一个所述存储阵列片中所有的第一栅极均施加第一电压，并向同一个所述存储阵列片中的被选中的第二栅极施加第二电压，向同一个所述存储阵列片中的未被选中的第二栅极施加第三电压，且第一电压、第二电压和第三电压均不相同。
2.如权利要求1所述的DRAM的操作方法，其特征在于，第一电压为正电压，第三电压为负电压。
3.如权利要求1所述的DRAM的操作方法，其特征在于，在读、写和数据保持期间，同一个所述存储阵列片中所有的第一栅极均保持所述第一电压不变。
4.如权利要求1或3所述的DRAM的操作方法，其特征在于，通过将同一个所述存储阵列片中所有的第一栅极均连接到一公共栅极线，并向所述公共栅极线施加所述第一电压，以向同一个所述存储阵列片中所有的第一栅极均施加所述第一电压。
5.如权利要求1或3所述的DRAM的操作方法，其特征在于，每个所述存储阵列片中所有的存储单元按阵列排列，且所述存储阵列片中同一行上的所有存储单元的第二栅极连接到同一字线；通过向相应的字线施加所述第二电压并向其他字线施加所述第三电压，以向所述存储阵列片中的被选中的第二栅极施加所述第二电压，以及向所述存储阵列片中的未被选中的第二栅极施加所述第三电压。
6.如权利要求5所述的DRAM的操作方法，其特征在于，所述DRAM还包括多条位线，每条位线通过相应的位线接触节点与每个存储阵列片中的同一列的存储单元电性连接；读或写时向相应的位线上施加相应的电压。
7.如权利要求1所述的DRAM的操作方法，其特征在于，每个所述存储单元还包括MOS晶体管、电容器和存储接触节点，所述第一栅极和所述第二栅极为所述MOS晶体管的栅极，所述存储接触节点设置在所述第一栅极的一侧并与所述MOS晶体管的源极电性连接，所述电容器的一电极板与所述存储接触节点的顶部电性接触。
8.如权利要求7所述的DRAM的操作方法，其特征在于，每个所述存储阵列片中，所有的存储单元的电容器的另一电极板接地，或者，接在同一个具有可调电压的电压源上。
9.如权利要求1所述的DRAM的操作方法，其特征在于，每个所述存储阵列片中，所述第一栅极设置在所述第二栅极的顶部上方，并与所述第二栅极相互绝缘；或者，每个所述存储阵列片中，所述第一栅极和所述第二栅极横向并排设置并相互绝缘。
10.如权利要求9所述的DRAM的操作方法，其特征在于，所述DRAM还具有衬底，所述第一栅极和所述第二栅极均位于所述衬底的沟槽中。
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CN115312091B (zh) * 2022-07-07 2023-09-05 北京超弦存储器研究院 存储单元、阵列读写方法、控制芯片、存储器和电子设备

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19723936A1 (de) * 1997-06-06 1998-12-10 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
WO2009046114A2 (en) * 2007-10-01 2009-04-09 University Of Florida Research Foundation, Inc. Two-transistor floating-body dynamic memory cell
CN102081962B (zh) * 2009-11-26 2013-06-12 复旦大学 一种增益单元eDRAM单元、存储器及操作方法
CN102544012A (zh) * 2010-12-17 2012-07-04 复旦大学 Mos结构的存储单元、阵列、存储器及其操作方法
CN110137173B (zh) * 2019-04-15 2021-01-22 上海华虹宏力半导体制造有限公司 存储器及其操作方法

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