CN115289924B - 提高电子***抗静电干扰能力的***、方法、设备及介质 - Google Patents

提高电子***抗静电干扰能力的***、方法、设备及介质 Download PDF

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Abstract

本发明提供一种提高电子***抗静电干扰能力的***、方法、设备及介质，包括：***与其相连接的电子***模块；***：用于完成对电子***的起爆控制的主控设备；电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片元件；其中，前级保护电路：包括瞬态高压抑制管、半导体放电管、静电保护管，抑制从脚线进入的瞬态高压信号；电子***芯片元件：为电子***模块的主控芯片，负责接收指令，控制延期，完成起爆，包括：电源模块、基准电压电路、充放电通路、上电复位电路、振荡器电路、复位滤波电路、数字逻辑电路、通信电路以及点火控制电路。本发明能够避免因为芯片复位导致的拒爆。

Description

提高电子***抗静电干扰能力的***、方法、设备及介质
技术领域
本发明涉及电子***技术领域，具体地，涉及一种提高电子***抗静电干扰能力的***、方法、设备及介质。
背景技术
电子***，又称数码电子***、数码***或工业数码电子***，一般采用电子******控制***控制电子***进行***。电子******控制***基本上由***和***两部分组成，多个电子***模块以并联方式与***连接，***可同时控制多个电子***工作。
随着电子***的应用越来越防范，电子***在一些地下矿的掘进面***时，出现明显的盲炮问题。由于电子***在组网***时，设置的延时不一样，掘进面***的面积较小，组网的电子***之间的间距比较近，先***的电子******后产生的强电磁波或静电等干扰信号会从还未爆的电子***的两根脚线进入电子***模块内部，从而瞬时击穿电子***芯片或引起芯片复位，导致电子***模块停止工作，出现拒爆。
现有技术方式，大部分是通过在电子***模块上的芯片前级添加防护电路，或增加放电装置，但是现场还是出现大量的由于芯片复位导致的拒爆。也有部分芯片通过内部时钟来过滤对复位信号进行滤波，但是大部分时钟电路通常本身也需要复位信号来实现快速稳定，同时静电的影响也可能会导致时钟电路本身短暂出现异常。所以比较好的处理方式应该是采用不依赖于时钟的方案来实现对复位信号的滤波处理。
发明内容
针对现有技术中的缺陷，本发明提供一种提高电子***抗静电干扰能力的***、方法、设备及介质。
根据本发明提供的一种提高电子***抗静电干扰能力的***、方法、设备及介质，所述方案如下：
第一方面，提供了一种提高电子***抗静电干扰能力的***，所述***包括：***与其相连接的电子***模块；
***：用于完成对电子***的起爆控制的主控设备；
电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片元件；
其中，前级保护电路：包括瞬态高压抑制管、半导体放电管、静电保护管，抑制从脚线进入的瞬态高压信号；
电子***芯片元件：为电子***模块的主控芯片，负责接收指令，控制延期，完成起爆，包括：电源模块、基准电压电路、充放电通路、上电复位电路、振荡器电路、复位滤波电路、数字逻辑电路、通信电路以及点火控制电路。
优选地，所述***芯片元件具体包括：
电源模块：将输入的高压VDD进行转换，输出为所述电子***芯片提供稳定的工作电压，包含高压VCCH和低压VCCL；电源模块输出的VCCH作为充放电通路的输入VIN，输出的VCCL作为基准电压电路的供电输入VIN、上电复位电路的供电输入VIN及振荡器电路的供电输入VIN；
基准电压电路：电子***芯片内部基于低压VCCL产生的低压基准电源，输出有1.8V的电压基准：REF_1P8；基准电压电路输出的REF_1P8与上电复位电路INP相连，作为内部电路的基准电压；
充放电通路：对储能电容进行充放电的控制电路，输入电压VIN来自电源模块的VCCH，输出端给储能电容充电；充放电通路的充放电控制信号CHG_EN、DSG_EN分别受数字逻辑电路CHG、DSG控制；
上电复位电路：基于低压VCCL和基准电压REF_1P8来实现芯片复位；输入VIN和电源模块的VCCL相连；输出POR和复位滤波电路POR输入相连；
振荡器电路：产生时钟信号给数字逻辑电路使用，输入来自电源模块的低压电源VCCL和复位滤波电路的RESET信号，输出CLK；
复位滤波电路：对上电复位电路输出的POR信号进行滤波，包括延迟单元、或门和缓冲器，输出经滤波后的复位信号给振荡器电路和数字逻辑电路；
数字逻辑电路：***芯片内部的数字逻辑控制电路，负责处理经通信电路解析之后的指令，控制充放电通路进行储能电容的充放电，并在接收到起爆命令之后将反馈给***进行确认；数字逻辑电路的RESET来自复位滤波电路RESET，CLK来自振荡器电路CLK，LIN来自通信电路OUT,CHG、DSG输出控制充放电通路的CHG_EN、DSG_EN，点火控制信号FIRE输出与点火控制电路OUT相连；
通信电路：电子***内部与***完成通信功能的电路，负责接收***指令和返回数据给***；输入A、B来自总线，输出OUT与数字逻辑电路LIN相连，作为指令输入；
点火控制电路：输入来自数字逻辑电路的控制信号FIRE，经过处理之后产生最终的发火控制信号OUT，连接芯片外接的发火MOS开关的栅极。
优选地，所述复位滤波电路中，POR是复位滤波电路的输入信号，低电平有效，高电平无效；RESET是经过滤波之后的复位信号输出。
优选地，所述复位滤波电路中延迟单元数为偶数，根据消除脉冲的宽度要求增加或减少延迟单元的个数。
优选地，所述复位滤波电路中采用每两个延迟单元之后增加一个缓冲器的方式来进行波形整形。
优选地，所述复位滤波电路输入的POR和经过延时之后的信号通过或门处理，再经过一级缓冲器之后作为输出。
第二方面，提供了一种提高电子***抗静电干扰能力的方法，所述方法包括：
步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令；
步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电在内的相关操作并进行确认；
步骤S3：***发送起爆命令之后通过读取***芯片状态指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆；
步骤S4：***关闭总线供电，电子***芯片接收到***命令，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时；
步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。
第三方面，提供了一种设备，所述设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现所述方法中的步骤。
第四方面，提供了一种存储有计算机程序的计算机可读存储介质，所述计算机程序被处理器执行时实现所述方法中的步骤。
与现有技术相比，本发明具有如下的有益效果：
1、本发明只需要用少量的延迟单元、门电路和缓冲器就可以实现对复位信号的滤波处理，电路容易实现，代价极低；
2、本发明区别于一般的采用时钟信号进行滤波，这样可避免芯片刚上电时因为时钟和复位信号之间的耦合关系可能引发的芯片无法正常上电复位，同时也避免静电引发时钟异常而导致复位滤波电路可能失效的问题；
3、由于静电具有电压高、时间短的特点，***模块上的静电防护器件可能会因为响应时间不及时或者连续静电干扰的影响没办法完全消除静电影响而导致部分静电进入***芯片，采用本发明后，可以完全消除进入芯片的静电的影响，彻底解决***拒爆问题。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为起爆***电路组成结构图；
图2为电路组成结构示意图；
图3为复位滤波电路图；
图4为电子***的两种工作模式；
图5为工作波形示例图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本发明实施例提供了一种提高电子***抗静电干扰能力的***，结合静电干扰脉冲通常都是在几十纳秒宽的特征，在***芯片内部直接采用不依赖于时钟的延迟单元对芯片的上电复位信号进行滤波，即使有静电脉冲进入芯片内部引起短时间的复位，也可以被完全滤除，不影响芯片的正常通信和状态，特别是当***芯片已经接收到起爆命令之后进入延期倒计时，可以正常完成计数并引爆药头，从而有效避免了因为芯片复位导致的拒爆。参照图1和图2所示，该***具体包括：***与其相连接的电子***模块。
***：用于完成对电子***的起爆控制的主控设备。
电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片等元件；
其中，前级保护电路：包括瞬态高压抑制管(TVS管)、半导体放电管(TSS管)、静电保护管(ESD管)等，抑制从脚线进入的瞬态高压静电信号。
电子***芯片：为电子***模块的主控芯片，负责接收指令，控制延期，完成起爆。
其中，***芯片具体包括了如下元件：
电源模块：将输入的高压VDD进行转换，输出为所述电子***芯片提供稳定的工作电压，包含高压VCCH和低压VCCL；VCCH电压范围6V～40V，芯片上电稳定之后，VCCL输出固定在3.3V左右。电源模块输出的VCCH作为充放电通路的输入VIN，输出的VCCL作为基准电压电路的供电输入VIN、上电复位电路的供电输入VIN及振荡器电路的供电输入VIN。
基准电压电路：电子***芯片内部基于低压VCCL产生的低压基准电源，输出有1.8V的电压基准：REF_1P8；基准电压电路输出的REF_1P8与上电复位电路INP相连，作为内部电路的基准电压；
充放电通路：对储能电容进行充放电的控制电路，输入电压VIN来自电源模块的VCCH，输出端给储能电容充电；主要包含了充电、放电MOS管、充放电限流电阻（充放电电流限制在10mA以下），充放电通路的充放电控制信号CHG_EN、DSG_EN分别受数字逻辑电路CHG、DSG控制。
上电复位电路：基于低压VCCL和基准电压REF_1P8来实现芯片复位；当低压VCCL低于REF_1P8时，芯片处于复位状态，POR输出为低电平，反之，则芯片复位结束，POR输出为高。输入VIN和电源模块的VCCL相连；输出POR和复位滤波电路POR输入相连；
振荡器电路：产生时钟信号给数字逻辑电路使用，输入来自电源模块的低压电源VCCL和复位滤波电路的RESET信号，输出CLK。
复位滤波电路：对上电复位电路输出的POR信号进行滤波，包括了延迟单元、或门和缓冲器，输出经滤波后的复位信号给振荡器电路和数字逻辑电路。
数字逻辑电路：***芯片内部的数字逻辑控制电路，负责处理经通信电路解析之后的指令，控制充放电通路进行储能电容的充放电，并在接收到起爆命令之后将反馈给***进行确认；数字逻辑电路的RESET来自复位滤波电路RESET，CLK来自振荡器电路CLK，LIN来自通信电路OUT,CHG、DSG输出控制充放电通路的CHG_EN、DSG_EN，点火控制信号FIRE输出与点火控制电路OUT相连；
通信电路：电子***内部与***完成通信功能的电路，负责接收***指令和返回数据给***；输入A、B来自总线，输出OUT与数字逻辑电路LIN相连，作为指令输入。
点火控制电路：输入来自数字逻辑电路的控制信号FIRE，经过处理之后产生最终的发火控制信号OUT，连接芯片外接的发火MOS开关的栅极。
参照图3所示的复位滤波电路，POR是复位滤波电路的输入信号，低电平有效，高电平无效。RESET是经过滤波之后的复位信号输出。缓冲器采用标准单元库里面的Buffer实现，一般延时小于1ns，基本可忽略不计。延迟单元采用标准单元库里面的Delay Cell实现，一般延时可达到3～4纳秒。
采用的延迟单元数N一般为偶数，典型值取30，用于消除100ns以内的脉冲。根据需要消除脉冲的宽度要求，也可以适当增加或减少延迟单元的个数。
为了减小延迟单元对波形的影响，采用每两个延迟单元之后增加一个缓冲器的方式来进行波形整形。
输入的POR和经过延时之后的信号通过或门的处理可以有效地消除低电平脉冲，再经过一级缓冲器之后作为输出。
本发明还提供了一种提高电子***抗静电干扰能力方法，参照图4所示，该方法包括：
步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令。
步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电等操作并进行确认。
步骤S3：***发送起爆命令之后通过读取“读取***芯片状态”指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆。
步骤S4：***关闭总线供电，电子***芯片接收到***命令，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时。
步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。
其中，“读取***芯片状态”指令：
Figure 88707DEST_PATH_IMAGE001
通过“读取***芯片状态”指令，可以读出相应***的孔位及状态信息，只有当所有标志位都已经确认之后才表示所有电子***准备就绪，***可以断开总线电源真正起爆。
参照图5所示的波形给出了两种典型应用场景，前面部分是芯片正常上电复位，可以看出，增加的复位滤波电路对正常复位信号没有影响，只是将复位有效时间缩短了约100ns；而后半部分静电引发的异常复位脉冲，则可以明显看到经过复位滤波电路之后被完全消除了。
本发明实施例提供了一种提高电子***抗静电干扰能力的***、方法、设备及介质，不依赖于时钟的复位信号滤波电路，该电路能支持滤除几百纳秒宽度以内的脉冲信号，采用这种方法，结合***芯片外部的静电抑制器件（TVS/TSS/ESD）, 可以完全消除因为器件响应速度不够而进入芯片的部分静电脉冲引发的复位的影响。保证了无法芯片是在正常通信状态还是在起爆延期状态下，都能不受静电影响，从而有效避免了因为芯片复位导致的拒爆。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的***及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的***及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的***及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (8)

1.一种提高电子***抗静电干扰能力的***，其特征在于，包括：***与其相连接的电子***模块；
***：用于完成对电子***的起爆控制的主控设备；
电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片元件；
其中，前级保护电路：包括瞬态高压抑制管、半导体放电管、静电保护管，抑制从脚线进入的瞬态高压信号；
电子***芯片元件：为电子***模块的主控芯片，负责接收指令，控制延期，完成起爆，包括：电源模块、基准电压电路、充放电通路、上电复位电路、振荡器电路、复位滤波电路、数字逻辑电路、通信电路以及点火控制电路；
其中，所述电源模块分别与所述充放电通路、基准电压电路、上电复位电路以及振荡器电路相连接；所述基准电压电路与所述上电复位电路相连接；所述充放电通路输出端连接储能电容充电；充放电通路的充放电控制信号受数字逻辑电路控制；所述上电复位电路还分别连接基准电压电路和复位滤波电路；所述振荡器电路还与所述数字逻辑电路和复位滤波电路相连接；所述数字逻辑电路还分别与通信电路和点火控制电路连接；
所述点火控制电路输入数字逻辑电路的控制信号，经过处理之后产生最终的发火控制信号OUT，连接芯片外接的发火MOS开关的栅极；
所述复位滤波电路对上电复位电路输出的POR信号进行滤波，包括延迟单元、或门和缓冲器，输出经滤波后的复位信号给振荡器电路和数字逻辑电路。
2.根据权利要求1所述的提高电子***抗静电干扰能力的***，其特征在于，所述复位滤波电路中，POR是复位滤波电路的输入信号，低电平有效，高电平无效；RESET是经过滤波之后的复位信号输出。
3.根据权利要求1所述的提高电子***抗静电干扰能力的***，其特征在于，所述复位滤波电路中延迟单元数为偶数，根据消除脉冲的宽度要求增加或减少延迟单元的个数。
4.根据权利要求1所述的提高电子***抗静电干扰能力的***，其特征在于，所述复位滤波电路中采用每两个延迟单元之后增加一个缓冲器的方式来进行波形整形。
5.根据权利要求1所述的提高电子***抗静电干扰能力的***，其特征在于，所述复位滤波电路输入的POR和经过延时之后的信号通过或门处理，再经过一级缓冲器之后作为输出。
6.一种提高电子***抗静电干扰能力方法，其特征在于，基于权利要求1-5中任意一项所述的提高电子***抗静电干扰能力的***，包括：
步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令；
步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电在内的相关操作并进行确认；
步骤S3：***发送起爆命令之后通过读取***芯片状态指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆；
步骤S4：***关闭总线供电，电子***芯片接收到***命令，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时；
步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。
7.一种设备，其特征在于，所述设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求6所述的方法的步骤。
8.一种存储有计算机程序的计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时实现权利要求6所述的方法的步骤。
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