CN111895868A - 一种用于电子***的快速的高精度延时方法 - Google Patents

一种用于电子***的快速的高精度延时方法 Download PDF

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  • Measurement Of Predetermined Time Intervals (AREA)
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Abstract

本发明提供了一种用于电子***的快速的高精度延时方法，包括：***给电子***供电，电子***初始化自身配置，并加载非易失性记忆体电路内部的值；***通过广播配置电子***延期档位，通过单播配置各个电子***延期值；***根据延期档位发送第一指令和第二指令；电子***接收第一指令开始计数，接收第二指令后停止计数，得到计数值；电子***使用内部集成的运算逻辑单元计算出延期时间存入寄存器；电子***接收到起爆命令后，判断是否满足起爆条件，满足则根据时钟，计数器基于延期时间完成计数，实现延期；延期结束后，电子***进入起爆步骤。本发明可根据所需要的延时的时间选择合适的延时档位以保证精度，最小化时间成本和芯片面积。

Description

一种用于电子***的快速的高精度延时方法
技术领域
本发明涉及电子***领域，具体地，涉及一种用于电子***的快速的高精度延时方法。
背景技术
芯片内部时钟频率存在差距，即使芯片出厂时对时钟进行校准，随后的使用中也会因环境温度，湿度等影响造成时钟偏离原有频率。时钟不准必然使得数字逻辑部分的计数器产生偏差，造成计时不准的现象，且这种偏差是随时间累积的。
常见的解决方法是***发送一段时间的方波，电子***接收方波并计数方波的个数，直到到达预先写入的方波个数值。电子***计数方波的同时也会计数这期间时钟的个数NT，NT即为需要延期的值。这种方法的好处在于可以消除环境因素的影响和累积效应。但是，倘若需要定时的时间很长，这必然会浪费大量的时间；若电子***距离远，各种干扰更是会造成总线信号的畸变，这种畸变在长时间的方波计数中会导致较大的偏差。
在芯片功耗不断降低的现状下，长时间的延时起爆已成为一种切实可行的方案，故而传统的延迟方法已经渐渐跟不上科技的发展。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种用于电子***的快速的高精度延时方法。
根据本发明提供的一种用于电子***的快速的高精度延时方法，包括如下步骤：
初始步骤：***给电子***供电，电子***初始化自身配置，并加载非易失性记忆体电路内部的值；
配置步骤：***通过广播配置电子***延期档位，通过单播配置各个电子***延期值；
指令发出步骤：***根据延期档位发送第一指令和第二指令；
计数步骤：电子***接收第一指令开始计数，接收第二指令后停止计数，得到计数值；
计算步骤：电子***根据计数值、延期值以及延期档位，计算出延期时间存入寄存器；
延期步骤：电子***接收到起爆命令后，判断是否满足起爆条件，若判断结果为是，则根据时钟，计数器基于延期时间完成计数，实现延期；若判断结果为否，则不执行动作；
起爆步骤：延期结束后，电子***起爆。
优选地，还包括计数判断步骤：***向电子***发送周期性方波，电子***在计数过程中判断周期性方波是否断开，若判断结果为是，则延期无效，并产生错误标志，若判断结果为否，则不执行动作。
优选地，令延期时间为A，则计数器从A递减到0或从0递增到A完成计数。
优选地，所述延期时间由计数值与延期值相乘，再除以档位得到。
优选地，所述非易失性记忆体电路中存储有延期值和延期档位。
优选地，所述延期档位中存储可选的延期档位值N，所述延期档位值代表2的N次幂，其中N为7-12之间的整数。
优选地，所述第二指令设定为可供识别的标志信号。
优选地，所述电子***包括输入信号处理电路、电源、基准电压、电流反馈电路、数字逻辑电路、振荡器、非易失性记忆体电路，其中：
数字逻辑电路分别与输入信号处理电路、电流反馈电路、振荡器、非易失性记忆体电路连接；
输入信号处理电路用于整流并将信号转换成数字逻辑电平输入数字逻辑电路；
电源为芯片工作提供稳定的电压电流；
基准电压用于提供稳定的高精度电压；
振荡器为数字逻辑电路提供稳定的时钟clk。
优选地，还包括储能电容，所述储能电容能够在总线断裂的情况下给电子***供电。
优选地，还包括充电控制单元、放电控制电源及点火单元，其中：
充电控制单元、放电控制电源及点火单元均与数字逻辑电路电连接。
与现有技术相比，本发明具有如下的有益效果：
1、本发明可根据所需要的延时的时间选择合适的延时档位以保证精度，最小化时间成本和芯片面积；
2、本发明计时固定时长的***信号，避免电子***计时时的时钟偏差所导致的累积效应；
3、本发明通过对固定时长的运算，缩短***发送信号的时间。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为电子***的电路示意图；
图2为第一信号、第二信号及方波示意图；
图3和4为本发明的用于电子***的快速的高精度延时方法流程图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1至图3所示，本发明提供了一种可用于电子***的快速的高精度延时方法，亦可用于其他变种的需要高精度延时的场所。***对电子***发送两条特定命令，分别为CMD1和CMD2，命令之间用连续方波相连。从CMD1结束到CMD2结束的时间称为预延时时间。电子***接收到CMD1后开始计数，接受完CMD2后结束计数，得出预延时时间内时钟周期数量。随后电子***将计数得到的值和预先写入的延期值进行运算，得出最终用于延期计数的值。使用运算出来的值进行最后的起爆延期工作，可以做到高效且精准。
具体的，本发明的电子***包括输入信号处理电路、电源、基准电压、电流反馈电路、振荡器、非易失性记忆体电路、复位电路、数字逻辑电路、充电控制单元、放电控制单元、点火控制单元、外部桥丝端子、储能电容以及起爆管，其中：
输入信号处理电路接入两个总线，用于实现整流，并将信号转换成数字逻辑电平输入数字逻辑电路。
电源为芯片正常工作提供稳定的电压电流，为充电模块提供充电电压。
基准电压为芯片工作提供一个稳定的高精度电压。
电流反馈电路打开时增大芯片消耗的电流，上位机通过检测总线电流是否增大判断芯片是否产生反馈。反馈时，数字逻辑电路通过dout打开关闭电流反馈电路，其反馈时长持续时间由数字逻辑电路控制。
振荡器通过数字逻辑模块提供稳定的时钟clk。
非易失性记忆体电路由数字逻辑电路控制，本发明使用的是EEPROM。
复位电路用于检测电源电压是否正常，异常则产生复位信号nrst。
数字逻辑电路用于控制芯片工作。
充电控制单元用于充电控制，数字逻辑电路控制***芯片是否进行充电操作，充电电压由电源提供。
放电控制单元用于放电控制，数字逻辑电路控制***芯片是否进行放电操作。
点火控制单元用于点火控制，数字逻辑电路控制***芯片是否进行点火起爆。
起爆管为控制是否起爆的低导通电阻NMOS，基级连接点火控制单元，发射级接地。
外部桥丝端子一端连接充电控制单元和放电控制单元，另一端接入起爆管的集电极。
储能电容用于总线已断裂情况下在延期期间给芯片供电和提供起爆时所需能量。
数字逻辑电路中的寄存器CL_C用于存储预延期的值，CL_C也作为计数器。计数器BOMB_C用于起爆前的延期计数；非易失性记忆体电路中存储延期值DELAY和延期档位SEETING；振荡器用于提供数字逻辑部分的时钟。SETTING中存储可选的延期档位值N，其值代表2的N次幂，其中N＝7,8,9,10,11,12。DELAY中存储延期值，该延期值并不直接表现为时间，其值和延期时间的对应关系如图2所示，假设图2中的CMD1结束位置到CMD2结束位置的时间为T＝128ms，此时设置的档位为N＝7，DELAY＝758。此时发送该延期指令，电子***芯片接收到该指令并计数CMD1接收到CMD2结束之间的时钟个数。则实际延期的时间为CL_C*DELAY/128。CL_C和T是对应的，其值为128ms内***芯片的时钟个数。故实际的延期值为758ms。
本发明的具体步骤流程如下：
步骤1：***通过二总线给电子***供电。电子***初始化自身配置，并加载非易失性记忆体电路内部的值。
步骤2：***通过广播配置电子***延期档位。
步骤3：***通过单播配置各个电子***延期值，以实现不同的延期。
步骤4：***根据档位CMD1(命令)+周期性方波+CMD2(命令)。
步骤5：电子***接收完CMD1立即根据芯片振荡器的时钟开始计数，接收完CMD2后停止计数，期间周期性方波起起到让电子***识别自身仍在执行该命令的作用。若中途电子***检测到周期性方波断开，则此延期无效，并产生错误标志位待***查验。
步骤6：电子***将计数值与延期值相乘，随后除以档位并将结果A保存至寄存器CL，公式为A＝CL_C*DELAY/2^N。
步骤7：电子***接收到起爆命令后，若满足起爆条件，则根据时钟，计数器从A递减到0或从0递增到A完成计数，实现精确延期。若不满足起爆命令，则等待接收***发送的命令。
步骤8：延期结束后，电子***进入起爆步骤。
作为变化例，本发明的周期性方波可以去除，仅靠前后两条CMD，或是将CMD2变种为具有某种标志信号的命令。
本发明可根据所需要的延时的时间选择不同的延时档位，在保证精度的同时最小化时间成本和芯片面积；本发明计时固定时长的***信号，避免电子***计时时的时钟偏差所导致的累积效应；通过对固定时长的运算，缩短***发送信号的时间。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (10)

1.一种用于电子***的快速的高精度延时方法，其特征在于，包括如下步骤：
初始步骤：***给电子***供电，电子***初始化自身配置，并加载非易失性记忆体电路内部的值；
配置步骤：***通过广播配置电子***延期档位，通过单播配置各个电子***延期值；
指令发出步骤：***根据延期档位发送第一指令和第二指令；
计数步骤：电子***接收第一指令开始计数，接收第二指令后停止计数，得到计数值；
计算步骤：电子***根据计数值、延期值以及延期档位，计算出延期时间存入寄存器；
延期步骤：电子***接收到起爆命令后，判断是否满足起爆条件，若判断结果为是，则根据时钟，计数器基于延期时间完成计数，实现延期；若判断结果为否，则不执行动作；
起爆步骤：延期结束后，电子***起爆。
2.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，还包括计数判断步骤：***向电子***发送周期性方波，电子***在计数过程中判断周期性方波是否断开，若判断结果为是，则延期无效，并产生错误标志，若判断结果为否，则不执行动作。
3.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，令延期时间为A，则计数器从A递减到0或从0递增到A完成计数。
4.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，所述延期时间由计数值与延期值相乘，再除以档位得到。
5.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，所述非易失性记忆体电路中存储有延期值和延期档位。
6.根据权利要求5所述的用于电子***的快速的高精度延时方法，其特征在于，所述延期档位中存储可选的延期档位值N，所述延期档位值代表2的N次幂，其中N为7-12之间的整数。
7.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，所述第二指令设定为可供识别的标志信号。
8.根据权利要求1所述的用于电子***的快速的高精度延时方法，其特征在于，所述电子***包括输入信号处理电路、电源、基准电压、电流反馈电路、数字逻辑电路、振荡器、非易失性记忆体电路，其中：
数字逻辑电路分别与输入信号处理电路、电流反馈电路、振荡器、非易失性记忆体电路连接；
输入信号处理电路用于整流并将信号转换成数字逻辑电平输入数字逻辑电路；
电源为芯片工作提供稳定的电压电流；
基准电压用于提供稳定的高精度电压；
振荡器为数字逻辑电路提供稳定的时钟clk。
9.根据权利要求8所述的用于电子***的快速的高精度延时方法，其特征在于，还包括储能电容，所述储能电容能够在总线断裂的情况下给电子***供电。
10.根据权利要求8所述的用于电子***的快速的高精度延时方法，其特征在于，还包括充电控制单元、放电控制电源及点火单元，其中：
充电控制单元、放电控制电源及点火单元均与数字逻辑电路电连接。
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