CN115289923B - 提高电子***发火可靠性的***、方法、电子***及介质 - Google Patents

Abstract

本发明提供了一种提高电子***发火可靠性的***、方法、电子***及介质，涉及电子***技术领域，包括：***和电子***模块；***：用于完成对电子***的起爆控制的主控设备；电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：电子***芯片和前级保护电路元件；其中，前级保护电路：包括瞬态高压抑制管、静电保护管，抑制从脚线进入的瞬态高压信号；电子***芯片：电子***模块的主控芯片，接收指令，控制延期，完成起爆。本发明能够彻底排除通信异常问题，避免了长距离大规模组网下通信波形畸变引发的各***接收到的起爆信号之间的时间偏差，做到真正完全同步。

Description

提高电子***发火可靠性的***、方法、电子***及介质

技术领域

本发明涉及电子***技术领域，具体地，涉及一种提高电子***发火可靠性的***、方法、电子***及介质。

背景技术

电子***，又称数码电子***、数码***或工业数码电子***，一般采用电子******控制***控制电子***进行***。电子******控制***基本上由***和***两部分组成，多个电子***模块以并联方式与***连接，***可同时控制多个电子***工作。

电子***通过收到***的起爆命令进行***。目前电子***与***之间的信号传输一般都是通过二总线的有线传输方式来完成，但是当在小断面、金属矿山、井下和隧道等复杂工作环境使用时，电子***与***之间的信号传输容易受到外界干扰，从而导致电子***出现拒爆的问题，不利于电子***的安全性。

传统的起爆流程包括电子***的组网通信、延期配置、起爆密码验证、高压电容充电、及接收起爆命令后起爆，在起爆命令之前的每个阶段，***都会有相应的确认机制来保证每一步被正确执行，但是发送起爆命令之后，电子***立刻进入延期模式，不会对起爆命令有任何响应，同时***也会切断总线供电，这样如果电子***在接收起爆命令过程中受到干扰，起爆命令没被正确接收，就会导致电子***无法正常起爆。所以需要有更好的起爆机制来提高电子***的可靠性，避免拒爆。

发明内容

针对现有技术中的缺陷，本发明提供一种提高电子***发火可靠性的***、方法、电子***及介质。

根据本发明提供的一种提高电子***发火可靠性的***、方法、电子***及介质，所述方案如下：

第一方面，提供了一种提高电子***发火可靠性的***，所述***包括：***与其相连接的电子***模块；

***：用于完成对电子***的起爆控制的主控设备；

电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片元件；

其中，前级保护电路：包括瞬态高压抑制管、静电保护管，抑制从脚线进入的瞬态高压信号；

电子***芯片：电子***模块的主控芯片，接收指令，控制延期，完成起爆。

优选地，所述电子***模块具体包括：

电源模块：将输入的高压VDD进行转换，输出为所述电子***芯片提供稳定的工作电压，包含高压VCCH和低压VCCL；电源模块输出的VCCH作为充放电通路的输入VIN，输出的VCCL作为基准电压电路的供电输入VIN、上电复位电路的供电输入VIN及振荡器电路的供电输入VIN；

基准电压电路：电子***芯片内部基于低压VCCL产生的低压基准电源，输出有1.8V的电压基准：REF_1P8、REF_0P4；基准电压电路输出的REF_1P8与上电复位电路相连，作为内部电路的基准电压，基准电压电路输出的REF_0P4与比较器的输入IN1相连；

充放电通路：对储能电容进行充放电的控制电路，输入电压VIN来自电源模块的VCCH，输出端给储能电容充电；充放电通路的充放电控制信号CHG_EN、DSG_EN分别受数字逻辑电路CHG、DSG控制；

上电复位电路：基于低压VCCL和基准电压REF_1P8来实现芯片复位；输入VIN和电源模块的VCCL相连；输出POR和数字逻辑电路的RESET输入相连；

振荡器电路：产生时钟信号给数字逻辑电路使用，输入来自电源模块的低压电源VCCL，输出CLK；输入VIN和电源模块的VCCL相连；输出CLK和数字逻辑电路的CLK输入相连；

比较器：对芯片输入电源VDD进行电阻十分之一分压采样之后和基准电压输出REF_0P4进行比较，高于基准电压则输出低电平，反之，输出高电平；输入IN1和基准电压电路的REF_0P4相连,输入IN2来自VDD经过R1、R2分压后的电压，输出OUT和数字逻辑电路的START输入相连,作为起爆启动信号；

数字逻辑电路：***芯片内部的数字逻辑控制电路，负责处理经通信电路解析之后的指令，控制充放电通路进行储能电容的充放电，并在接收到起爆命令之后将反馈给***进行确认；数字逻辑电路的RESET来自上电复位电路POR，CLK来自振荡器电路CLK，LIN来自通信电路OUT,START来自比较器输出OUT，CHG、DSG来自充放电通路的CHG_EN、DSG_EN，点火控制信号FIRE输出与点火控制电路OUT相连；

通信电路：电子***内部与***完成通信功能的电路，负责接收***指令和返回数据给***；输入A、B来自总线，输出OUT与数字逻辑电路LIN相连，作为指令输入；

点火控制电路：输入来自数字逻辑电路的控制信号FIRE，经过处理之后产生最终的发火控制信号OUT，连接芯片外接的发火MOS开关的栅极。

优选地，所述电源模块中VCCH电压范围6V～40V，芯片上电稳定之后，VCCL输出固定在3.3V左右。

优选地，所述充放电通路具体包括：对储能电容进行充放电的控制电路，输入电压VIN来自电源模块的VCCH，输出端给储能电容充电，包括充电、放电MOS管、充放电限流电阻，MOS管的开关信号CHG_EN、DSG_EN由逻辑控制电路控制。

优选地，所述上电复位电路还包括：当低压VCCL低于REF_1P8时，芯片处于复位状态，POR输出为低电平，反之，则芯片复位结束，POR输出为高。

优选地，所述数字逻辑电路还包括：实时监测输入电源VDD的电压，一旦低于基准电压REF_0P4，芯片即进入延期模式，启动延时计数器，进行倒计时，并在计时结束之后输出发火控制信号FIRE。

第二方面，提供了一种提高电子***发火可靠性的方法，所述方法包括：

步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令；

步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电在内的相关操作并进行确认；

步骤S3：***发送起爆命令之后通过读取***芯片状态指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆；

步骤S4：***关闭总线供电，电子***芯片检测到总线供电电压降低到阈值以下，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时；

步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。

优选地，所述步骤S3中通过读取***芯片状态指令，读出相应***的孔位置及状态信息，只有当所有标志位都已经确认之后才表示所有电子***准备就绪，***断开总线电源起爆。

第三方面，提供了一种电子***，所述电子***包括：

一个或多个处理器；

存储装置，用于存储一个或多个程序，

当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现所述方法中的步骤。

第四方面，提供了一种存储有计算机程序的计算机可读存储介质，所述计算机程序被处理器执行时实现所述方法中的步骤。

与现有技术相比，本发明具有如下的有益效果：

1、电子***整体起爆流程不需要做大的调整，只需要在发送起爆命令和切断总线电源之间***一条确认电子***起爆命令正确接收的操作，就可以完全避免因为通信异常导致的***拒爆问题；

2、电子***芯片只需要做较小的调整，接收到起爆命令之后不直接进入延期模式，还是处于正常通信模式，用于***确认每发电子***都已经正确接收到起爆命令。芯片内部增加一个比较器监测总线供电电压，一旦低于某个阈值即可控制***进入延期模式，开始倒计时。以极小的代价可以获得电子***可靠性的大幅提升；

3、***芯片引爆的条件严格，可靠性高。即使***非正常断电，也不会引起药头误爆。只有当所有的状态标志都全部确认无误之后，才会真正实现引爆；

4、以物理连接的总线电源的电压变化来作为真正意义上的起爆信号，既可以彻底排除通信异常问题，也避免了长距离大规模组网下通信波形畸变引发的各***接收到的起爆信号之间的时间偏差，做到真正完全同步。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为起爆***电路组成结构；

图2为电路组成结构；

图3为电子***的两种工作模式；

图4为电子***芯片内部延期计时器的逻辑电路实现；

图5为工作波形示例。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

本发明实施例提供了一种提高电子***发火可靠性的***，参照图1所示，该***包括：***和与其相连接的电子***模块。

***：用于完成对电子***的起爆控制的主控设备。

电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：电子***芯片和前级保护电路等元件。

其中，前级保护电路：一般包含一些瞬态高压抑制管、静电保护管等，抑制从脚线进入的瞬态高压信号。

电子***芯片：电子***模块的主控芯片，接收指令，控制延期，完成起爆。

参照图2所示，电子***模块具体电路组成结构包括：

电源模块：将输入的高压VDD进行转换，输出为所述电子***芯片提供稳定的工作电压，包含高压VCCH和低压VCCL。电源模块输出的VCCH作为充放电通路的输入VIN，输出的VCCL作为基准电压电路的供电输入VIN、上电复位电路的供电输入VIN及振荡器电路的供电输入VIN。VCCH电压范围6V～40V，芯片上电稳定之后，VCCL输出固定在3.3V左右。

基准电压电路：电子***芯片内部基于低压VCCL产生的低压基准电源，输出有1.8V的电压基准：REF_1P8、REF_0P4。基准电压电路输出的REF_1P8与上电复位电路相连，作为内部电路的基准电压，基准电压电路输出的REF_0P4与比较器的输入IN1相连。

充放电通路：对储能电容进行充放电的控制电路，输入电压VIN来自电源模块的VCCH，输出端给储能电容充电；充放电通路的充放电控制信号CHG_EN、DSG_EN分别受数字逻辑电路CHG、DSG控制；主要包含了充电、放电MOS管、充放电限流电阻（充放电电流限制在10mA以下），MOS管的开关信号CHG_EN、DSG_EN由逻辑控制电路控制。

上电复位电路：基于低压VCCL和基准电压REF_1P8来实现芯片复位；输入VIN和电源模块的VCCL相连；输出POR和数字逻辑电路的RESET输入相连。当低压VCCL低于REF_1P8时，芯片处于复位状态，POR输出为低电平，反之，则芯片复位结束，POR输出为高。

振荡器电路：产生时钟信号给数字逻辑电路使用，输入来自电源模块的低压电源VCCL，输出CLK。输入VIN和电源模块的VCCL相连；输出CLK和数字逻辑电路的CLK输入相连。

比较器：对芯片输入电源VDD进行电阻十分之一分压（R1、R2）采样之后和基准电压输出REF_0P4进行比较，高于基准电压则输出低电平（OUT=0），反之，输出高电平(OUT=1)。输入IN1和基准电压电路的REF_0P4相连,输入IN2来自VDD经过R1、R2分压后的电压，输出OUT和数字逻辑电路的START输入相连,作为起爆启动信号。

数字逻辑电路：***芯片内部的数字逻辑控制电路，负责处理经通信电路解析之后的指令，控制充放电通路进行储能电容的充放电，并在接收到起爆命令之后给出正确的反馈给***进行确认。并实时监测输入电源VDD的电压，一旦低于基准电压REF_0P4，芯片即进入延期模式，启动延时计数器，进行倒计时，并在计时结束之后输出发火控制信号FIRE。数字逻辑电路的RESET来自上电复位电路POR，CLK来自振荡器电路CLK，LIN来自通信电路OUT,START来自比较器输出OUT，CHG、DSG来自充放电通路的CHG_EN、DSG_EN，点火控制信号FIRE输出与点火控制电路OUT相连。

通信电路：电子***内部与***完成通信功能的电路，主要负责接收***指令和返回数据给***。输入A、B来自总线，输出OUT与数字逻辑电路LIN相连，作为指令输入。

点火控制电路：输入来自数字逻辑电路的控制信号FIRE，经过处理之后产生最终的发火控制信号OUT，连接芯片外接的发火MOS开关的栅极。

本发明还提供了一种提高电子***发火可靠性的方法，包括：

步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令。

步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电等操作并进行确认。

步骤S3：***发送起爆命令之后通过“读取***芯片状态”指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆。

步骤S4：***关闭总线供电，电子***芯片检测到总线供电电压降低到阈值以下，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时。

步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。

其中，电子***的两种工作模式参照图3所示，“读取***芯片状态”指令如下表：

通过“读取***芯片状态”指令，可以读出相应***的孔位置及状态信息，只有当所有标志位都已经确认之后才表示所有电子***准备就绪，***可以断开总线电源真正起爆。

参照图4所示，为电子***芯片内部延期计时器的逻辑电路实现：

CLOCK、POR是延期计时器的时钟和复位输入信号；

CNT_INIT是延期值，***芯片通过接收***延期配置命令之后确定的值；

START是来自比较器的输出，用于对芯片输入电源VDD进行电阻十分之一分压采样之后和基准电压输出REF_0P4进行比较，高于基准电压则输出低电平，反之，输出高电平；

CNT_START信号是将START信号经过两级触发器同步之后用于启动延期计数器的信号；

CNT_LOAD是基于CNT_START产生的一个脉冲信号，用于将CNT_INIT延期装载到计数器里面作为计数初值。

CNT是24位延期计数器；

CNT_DONE是将计数器的所有位通过一个24位的或非门来实现是否计数到零的判断，当计数到零的时候，输出为高，否则为低；

SCAN_DONE表示组网已完成标志；DELAY_CFG表示延期值已经配置标志；PASSWD_MATCH表示起爆密码已验证标志；CAP_FULL表示储能电容已经充满的标志；CMD_DONE表示起爆命令已接收到标志。

以上六个信号经过与门处理之后再通过一级触发器进行锁存，然后用于点火控制电路的输入信号FIRE。

以上的处理逻辑确保了即使***非正常断电了，也就是延期计数器启动计数，但最终不会引爆药头。只有当所有的状态都已经全部确认无误之后，才会真正实现引爆，工作波形示例如图5所示。

本发明实施例提供了一种提高电子***发火可靠性的***、方法、电子***及介质， 电子***在接受到起爆命令之后不会立刻进入延期模式，而是允许***确认每发电子***已经正确接收到起爆命令，然后***将给***网络的供电电源关闭，每一发电子***通过检测供电电源的变化来真正启动延期计时器进行计数，一旦计数器倒计时到零，就打开发火开关，引爆***。

本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的***及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的***及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的***及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (9)

1.一种提高电子***发火可靠性的***，其特征在于，包括：***和与其相连接的电子***模块；

***：用于完成对电子***的起爆控制的主控设备；

电子***模块：通过脚线接收***的指令，完成起爆引爆***；包括：前级保护电路和与其相连接的电子***芯片元件；

其中，前级保护电路：包括瞬态高压抑制管、静电保护管，抑制从脚线进入的瞬态高压信号；

电子***芯片：电子***模块的主控芯片，接收指令，控制延期，完成起爆；

所述电子***模块具体包括：电源模块、基准电压电路、充放电通路、上电复位电路、振荡器电路、比较器、数字逻辑电路、通信电路以及点火控制电路；

其中，所述电源模块：将输入的高压VDD进行转换，包含高压VCCH和低压VCCL，电源模块输出的VCCH作为充放电通路的输入VIN，输出的VCCL作为基准电压电路的供电输入VIN、上电复位电路的供电输入VIN及振荡器电路的供电输入VIN；

所述电源模块分别与所述充放电通路、基准电压电路、上电复位电路以及振荡器电路相连接；所述基准电压电路还分别连接上电复位电路和比较器，输出的电压基准包括：REF_1P8、REF_0P4； 所述充放电通路还分别与储能电容和数字逻辑电路相连接；所述振荡器电路还与所述数字逻辑电路相连接；

所述上电复位电路：基于低压VCCL和基准电压REF_1P8实现芯片复位；输入VIN和电源模块的VCCL相连；输出POR和数字逻辑电路的RESET输入相连；

所述比较器：对芯片输入电源VDD进行电阻十分之一分压采样之后和基准电压输出REF_0P4进行比较，高于基准电压则输出低电平，反之，输出高电平；输入IN1和基准电压电路的REF_0P4相连,输入IN2来自VDD经过电阻R1、R2分压后的电压，输出OUT和数字逻辑电路的START输入相连,作为起爆启动信号；

所述数字逻辑电路：处理经通信电路解析之后的指令，控制充放电通路进行储能电容的充放电，并在接收到起爆启动信号之后反馈给***进行确认；所述数字逻辑电路还分别与通信电路和点火控制电路连接。

2.根据权利要求1所述的提高电子***发火可靠性的***，其特征在于，所述电源模块中VCCH电压范围6V～40V，芯片上电稳定之后，VCCL输出固定在3.3V左右。

3.根据权利要求1所述的提高电子***发火可靠性的***，其特征在于，所述充放电通路具体包括：对储能电容进行充放电的控制电路，输出端给储能电容充电，包括充电、放电MOS管、充放电限流电阻，MOS管的开关信号CHG_EN、DSG_EN由逻辑控制电路控制。

4.根据权利要求1所述的提高电子***发火可靠性的***，其特征在于，所述上电复位电路还包括：当低压VCCL低于REF_1P8时，芯片处于复位状态，POR输出为低电平，反之，则芯片复位结束，POR输出为高电平。

5.根据权利要求1所述的提高电子***发火可靠性的***，其特征在于，所述数字逻辑电路还包括：实时监测输入电源VDD的电压，一旦低于基准电压REF_0P4，芯片即进入延期模式，启动延时计数器，进行倒计时，并在计时结束之后输出发火控制信号FIRE。

6.一种提高电子***发火可靠性的方法，其特征在于，基于权利要求1-5中任意一项所述的提高电子***发火可靠性的***，包括：

步骤S1：电子***芯片正常上电之后，芯片的供电电源来自脚线供电，上电之后复位电路输出有效的复位信号POR对芯片完成复位；芯片进入待机状态，等待接收指令；

步骤S2：用于控制电子***模块的***完成正常的通信组网、延期配置、起爆密码验证及高压电容充电在内的相关操作并进行确认；

步骤S3：***发送起爆命令之后通过读取***芯片状态指令，读取每发电子***芯片状态，确认每发***已经处于全部收到起爆命令等待最终起爆；

步骤S4：***关闭总线供电，电子***芯片检测到总线供电电压降低到阈值以下，主控逻辑控制芯片进入起爆前倒计时的延期模式，并启动延期计时器，开始倒计时；

步骤S5：计时器倒计数到零之后，输出点火控制信号引爆药头，经过2ms之后芯片自动完成复位，重新进入正常通信模式。

7.根据权利要求6所述的提高电子***发火可靠性的方法，其特征在于，所述步骤S3中通过读取***芯片状态指令，读出相应***的孔位置及状态信息，只有当所有标志位都已经确认之后才表示所有电子***准备就绪，***断开总线电源起爆。

8.一种电子***，其特征在于，所述电子***包括：

一个或多个处理器；

存储装置，用于存储一个或多个程序，

当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求6至7中任一项所述的方法的步骤。

9.一种存储有计算机程序的计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时实现权利要求6至7中任一项所述的方法的步骤。

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