CN114914295B - 一种具有优良正反向导通特性的umos器件 - Google Patents

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Abstract

本发明提供一种具有优良正反向导通特性的UMOS器件结构，属于功率半导体器件技术领域。本发明提出的一种具有优良正反向导通特性的UMOS器件，通过将槽栅底部氧化层去除，使槽底屏蔽层、漂移区、衬底形成二极管结构。同时栅极多晶硅为上下两种不同掺杂类型结构，不仅可以提高正向导通情况下的开关速度，同时在反向导通状况下也可作为二极管导通电流。因此在反向导通情况下，器件不仅具有很强的电流驱动能力，同时由于多晶硅二极管的存在，大大降低了器件的反向导通电压。因此，本发明结构在保证UMOS原有的基本电学性能的基础上，有效提高了器件正向导通下的开关速度，还优化了器件的三象限特性，适合用于碳化硅器件。

Description

一种具有优良正反向导通特性的UMOS器件
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有优良正反向导通特性的UMOS器件。
背景技术
随着功率半导体不断朝着更高频更高压的应用领域发展，Si基功率器件由于自身材料参数的限制，在高频环境下器件开关损耗很难再进一步降低，且Si基器件工作温度也无法达到150℃以上。SiC作为第三代宽禁带半导体材料，由于其禁带宽度宽、临界击穿电场高、导热系数大等特点，更加适用于高频、高压、高温的工作条件。
功率SiC MOSFET器件通常作为功率开关管在电路中做功率处理，当SiC MOSFET应用于桥式电路中时，器件不仅要工作在正向导通状态起到开关作用，同时还需作为续流二极管工作在反向导通状态。
由于SiC器件具有比同量级Si基器件更小的元胞面积，故而其开关速度很快，但由于器件自身寄生电容的存在还是会对器件开关速度造成影响，从而增大器件的开关损耗。在器件寄生电容中，密勒电容对器件的开关影响最为明显，要想进一步提高器件的开关速度，降低导通损耗，减小密勒电容是极为有效的措施。
另外由于SiC材料禁带宽度宽，其寄生体二极管导通压降较Si基二极管导通压降要大四倍左右，造成器件反向导通损耗较大。为了使得器件在反向导通情况下能具有更低的导通损耗以及更强的电流驱动能力，在器件结构内部进行集成二极管是常用的器件级改良方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在提出一种具有优良正反向导通特性的UMOS器件，可以有效降低器件的密勒电容，提高器件正向开关速度，从而降低器件导通损耗。此外还可以有效降低器件的反向导通电压，降低器件反向导通损耗，提高器件反向电流驱动能力。
为实现上述发明目的，本发明技术方案如下：
一种具有优良正反向导通特性的UMOS器件，包括金属化漏极1、位于金属化漏极1上的重掺杂第一导电类型半导体衬底2、位于所述重掺杂第一导电类型半导体衬底2上的轻掺杂第一导电类型半导体体区3、位于所述轻掺杂第一导电类型半导体体区3上的第一导电类型半导体高掺杂区8；
位于所述第一导电类型半导体高掺杂区8上高掺杂第二导电类型半导体体区9；位于所述高掺杂第二导电类型半导体体区9上紧邻的重掺杂第一导电类型半导体源区11和重掺杂第二导电类型半导体接触区12；所述重掺杂第一导电类型半导体源区11和重掺杂第二导电类型半导体接触区12均以欧姆接触的形式与金属化源极14直接接触；
所述轻掺杂第一导电类型半导体体区3上部还具有沟槽结构，所述沟槽上表面通过介质层13与金属化源极14实现电气隔离；所述沟槽的侧面具有栅氧化层6，所述栅氧化层6与第一导电类型半导体高掺杂区8、高掺杂第二导电类型半导体体区9以及重掺杂第一导电类型半导体源区11的侧面直接接触；高掺杂第二导电类型半导体体区9靠近沟槽壁部分为沟道区；沟槽内填充重掺杂第一导电类型多晶硅栅电极区10和轻掺杂第二导电类型多晶硅体区7，所述轻掺杂第二导电类型多晶硅体区7位于重掺杂第一导电类型多晶硅栅电极区10下方并与其下表面直接接触；轻掺杂第二导电类型多晶硅体区7正下方具有重掺杂第二导电类型多晶硅源电极区5；重掺杂第二导电类型多晶硅源电极区5正下方具有重掺杂第二导电类型半导体屏蔽层4；
所述重掺杂第一导电类型多晶硅栅电极区10完全覆盖所述高掺杂第二导电类型半导体体区9的侧面；所述重掺杂第一导电类型多晶硅栅电极区10与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区5通过版图设计利用通孔实现与金属化源极14的电位连接；
所述重掺杂第一导电类型多晶硅栅电极区10完全覆盖沟道区，能够实现半导体器件的开关性能；所述重掺杂第一导电类型多晶硅栅电极区10与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区5和所述金属化源极14与源极电位相连；半导体器件反向工作下，栅极接触与漏极接触短接。
作为优选方式，轻掺杂第二导电类型多晶硅体区7正下方的重掺杂第二导电类型多晶硅源电极区5之间交替设置轻掺杂第二导电类型多晶硅体区7。
作为优选方式，第一导电类型为n型，第二导电类型为p型。
作为优选方式，第一导电类型为p型，第二导电类型为n型。
作为优选方式，半导体为SiC。
作为优选方式，重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E17cm-3，高掺杂的掺杂浓度在1E19cm-3和1E17cm-3之间。
本发明的有益效果在于：本发明提出的一种具有优良正反向特性的UMOS器件，通过分步淀积的方法将常规的多晶硅电极区做成N+P-P+(当第一导电类型半导体为n型半导体时)的结构，利用其正向工作状态下的栅源电位差，实现多晶硅PN结反偏，在保证多晶硅栅源电极区不发生穿通击穿的情况下，不仅实现了多晶硅栅源电极区之间的电气隔离，还减小了栅漏交叠面积，从而减小了器件的密勒电容，提高了器件正向工作状态下的开关速度。此外高掺杂的P+屏蔽层(第一导电类型半导体为n型半导体时)的存在，还有效地保护了槽底的氧化层，提高了器件的耐压能力。当器件工作在反向导通情况下时，栅极与漏极均与零电位相连，由于SiC寄生体二极管导通压降较大，因此，多晶硅二极管优先导通，对电路进行续流，当源电位上升到两三伏时，SiC体二极管导通，此时器件具有很强的反向电流驱动能力。本发明中器件存在两处寄生体二极管，一处为由高掺杂第二导电类型半导体体区9、第一导电类型半导体高掺杂区8、轻掺杂第一导电类型半导体体区3以及重掺杂第一导电类型半导体衬底2形成的寄生体二极管；另一处为重掺杂第二导电类型半导体屏蔽层4、轻掺杂第一导电类型半导体体区3以及重掺杂第一导电类型半导体衬底2形成的寄生体二极管。因此反向导通情况下整个元胞区域都可提供电流路径，大大缓解了电流集中带来的器件结温上升问题。
附图说明
图1为本发明实施例1的一种具有优良正反向导通特性的UMOS器件的结构示意图；
图2为本发明实施例1的一种具有优良正反向导通特性的UMOS器件进行槽底氧化层加厚后的沟槽局部示意图；
图3为本发明实施例1的一种具有优良正反向导通特性的UMOS器件的含寄生电容、寄生二极管的等效电路图；
图4为本发明实施例2的一种具有优良正反向导通特性的UMOS器件的结构示意图；
图5为本发明实施例2的一种具有优良正反向导通特性的UMOS器件的多晶硅源电极区俯视图以及对应的多晶硅局域图；其中，(a)为槽底多晶硅部分俯视图，(b)为沿着截线AA'的器件整体截面图。
图6为本发明实施例2的一种具有优良正反向导通特性的UMOS器件的另一种多晶硅源电极区设计俯视图以及对应的多晶硅局域图；其中，(a)为槽底多晶硅部分俯视图，其多晶硅的交替排列方向与图5(a)垂直，(b)为沿着截线BB'的器件整体截面图，(c)为沿着截线CC'的器件整体截面图。
其中1为金属化漏极，2为重掺杂第一导电类型半导体衬底，3为轻掺杂第一导电类型半导体体区，4为重掺杂第二导电类型半导体屏蔽层，5为重掺杂第二导电类型多晶硅源电极区，6为栅氧化层，7为轻掺杂第二导电类型多晶硅体区，8为第一导电类型半导体高掺杂区，9为高掺杂第二导电类型半导体体区，10为重掺杂第一导电类型多晶硅栅电极区，11为重掺杂第一导电类型半导体源区，12为重掺杂第二导电类型半导体接触区，13为介质层，14为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，本实施例提供一种具有优良正反向导通特性的UMOS器件，包括金属化漏极1、位于金属化漏极1上的重掺杂第一导电类型半导体衬底2、位于所述重掺杂第一导电类型半导体衬底2上的轻掺杂第一导电类型半导体体区3、位于所述轻掺杂第一导电类型半导体体区3上的第一导电类型半导体高掺杂区8；
位于所述第一导电类型半导体高掺杂区8上高掺杂第二导电类型半导体体区9；位于所述高掺杂第二导电类型半导体体区9上紧邻的重掺杂第一导电类型半导体源区11和重掺杂第二导电类型半导体接触区12；所述重掺杂第一导电类型半导体源区11和重掺杂第二导电类型半导体接触区12均以欧姆接触的形式与金属化源极14直接接触；
所述轻掺杂第一导电类型半导体体区3上部还具有沟槽结构，所述沟槽上表面通过介质层13与金属化源极14实现电气隔离；所述沟槽的侧面具有栅氧化层6，所述栅氧化层6与第一导电类型半导体高掺杂区8、高掺杂第二导电类型半导体体区9以及重掺杂第一导电类型半导体源区11的侧面直接接触；高掺杂第二导电类型半导体体区9靠近沟槽壁部分为沟道区；沟槽内填充重掺杂第一导电类型多晶硅栅电极区10和轻掺杂第二导电类型多晶硅体区7，所述轻掺杂第二导电类型多晶硅体区7位于重掺杂第一导电类型多晶硅栅电极区10下方并与其下表面直接接触；轻掺杂第二导电类型多晶硅体区7正下方具有重掺杂第二导电类型多晶硅源电极区5；重掺杂第二导电类型多晶硅源电极区5正下方具有重掺杂第二导电类型半导体屏蔽层4；
所述重掺杂第一导电类型多晶硅栅电极区10完全覆盖所述高掺杂第二导电类型半导体体区9的侧面；所述重掺杂第一导电类型多晶硅栅电极区10与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区5通过版图设计利用通孔实现与金属化源极14的电位连接；
所述重掺杂第一导电类型多晶硅栅电极区10完全覆盖沟道区，能够实现半导体器件的开关性能；所述重掺杂第一导电类型多晶硅栅电极区10与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区5和所述金属化源极14与源极电位相连；半导体器件反向工作下，栅极接触与漏极接触短接。
第一导电类型为n型，第二导电类型为p型。
或者第一导电类型为p型，第二导电类型为n型。
优选的，半导体为SiC。
重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E17cm-3，高掺杂的掺杂浓度在1E19cm-3和1E17cm-3之间。
上述实施例中，所述轻掺杂第二导电类型多晶硅体区的长度应足够长，以保证栅源电压降落在多晶硅两端时所述中间轻掺杂第二导电类型多晶硅体区不发生穿通击穿，从而保证器件能在正向导通状态下正常工作。
以下以实施例1为例，以第一导电类型为n型，第二导电类型为p型解释说明本发明的工作原理：
当器件工作在正向导通情况下时，重掺杂第一导电类型多晶硅栅电极区10与栅极电位相连，栅极施加正电位，金属化源极14与所述重掺杂第二导电类型多晶硅源电极区5均与地电位连接，金属化漏极1接高电位。重掺杂第一导电类型多晶硅栅电极区与轻掺杂第二导电类型多晶硅体区形成的多晶硅二极管反偏，形成PN结自隔离，从而实现栅电极与源电极的电气隔离。且由于多晶硅栅电极区连接正电位使沟道区反型，实现器件的正向导通功能。同时由于重掺杂多晶硅栅电极区与重掺杂多晶硅源电极区之间存在反偏PN结，故而多晶硅栅电极与漏极之间交叠面积减小，从而有效降低了器件的密勒电容，提高器件的开关速度，降低开关损耗。此外为保证器件在正向导通状态下正常工作，必须保证多晶硅栅电极区与多晶硅源电极区不发生穿通击穿，故而轻掺杂多晶硅体区的掺杂浓度应较低且具有一定宽度，具体数值可根据实际工作时所施加的最高栅压做相应调整。
当器件工作在反向阻断情况下时，多晶硅栅电极区和金属源极接地电位，金属漏极接高电位。此时沟道关断，多晶硅栅电极区与轻掺杂多晶硅体区以及多晶硅源电极区构成的多晶硅二极管零偏，并不会在栅源之间出现导电通路。重掺杂半导体屏蔽层可以有效屏蔽氧化层电场，有效提高器件氧化层可靠性。
当器件工作在反向导通情况下时，多晶硅栅电极区与金属漏极均连地电位，多晶硅源电极区与金属源极连接正电位。此时多晶硅栅电极区与轻掺杂多晶硅体区以及多晶硅源电极区构成的多晶硅二极管正偏，也是最先导通的，因此电流先从多晶硅源电极区流向多晶硅栅电极区，当金属源极和多晶硅源电极区上的电位进一步上升时，轻掺杂第一导电类型半导体体区与重掺杂第二导电类型半导体屏蔽层构成的SiC体二极管以及轻掺杂第一导电类型半导体体区与第二导电类型高掺杂体区构成的SiC体二极管均正向导通，具体情况如图3所示。body diode1即为高掺杂第二导电类型半导体体区9与第一导电类型半导体高掺杂区8和轻掺杂第一导电类型半导体体区3构成的体二极管；body diode2即为重掺杂第二导电类型半导体屏蔽层4与轻掺杂第一导电类型半导体体区3构成的体二极管；polySidiode为多晶硅二极管。两个二极管以及多晶硅二极管均可作为反向导通状况下的电流通路，不仅可以提高器件的反向电流驱动能力，还有效缓解了因电流集中带来的局部结温过高问题。
实施例2
如图4所示，本实施例提供了一种具有优良正反向导通特性的UMOS器件，和实施例1的区别在于：轻掺杂第二导电类型多晶硅体区7正下方的重掺杂第二导电类型多晶硅源电极区5之间交替设置轻掺杂第二导电类型多晶硅体区7。
其俯视图如图5所示，通过将多晶硅源电极区设计成这种重轻掺杂交替的结构，可以有效控制多晶硅二极管的阳极注入效率，从而减短反向恢复时间。图6为多晶硅源电极区的另一种设计结构，与图5类似，但多晶硅源电极区的重轻掺杂排列方向发生了变化。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种具有优良正反向导通特性的UMOS器件，包括金属化漏极(1)、位于金属化漏极(1)上的重掺杂第一导电类型半导体衬底(2)、位于所述重掺杂第一导电类型半导体衬底(2)上的轻掺杂第一导电类型半导体体区(3)、位于所述轻掺杂第一导电类型半导体体区(3)上的第一导电类型半导体高掺杂区(8)；
位于所述第一导电类型半导体高掺杂区(8)上高掺杂第二导电类型半导体体区(9)；位于所述高掺杂第二导电类型半导体体区(9)上紧邻的重掺杂第一导电类型半导体源区(11)和重掺杂第二导电类型半导体接触区(12)；所述重掺杂第一导电类型半导体源区(11)和重掺杂第二导电类型半导体接触区(12)均以欧姆接触的形式与金属化源极(14)直接接触；
所述轻掺杂第一导电类型半导体体区(3)上部还具有沟槽结构，所述沟槽上表面通过介质层(13)与金属化源极(14)实现电气隔离；所述沟槽的侧面具有栅氧化层(6)，所述栅氧化层(6)与第一导电类型半导体高掺杂区(8)、高掺杂第二导电类型半导体体区(9)以及重掺杂第一导电类型半导体源区(11)的侧面直接接触；高掺杂第二导电类型半导体体区(9)靠近沟槽壁部分为沟道区；沟槽内填充重掺杂第一导电类型多晶硅栅电极区(10)和轻掺杂第二导电类型多晶硅体区(7)，所述轻掺杂第二导电类型多晶硅体区(7)位于重掺杂第一导电类型多晶硅栅电极区(10)下方并与其下表面直接接触；轻掺杂第二导电类型多晶硅体区(7)正下方具有重掺杂第二导电类型多晶硅源电极区(5)；重掺杂第二导电类型多晶硅源电极区(5)正下方具有重掺杂第二导电类型半导体屏蔽层(4)；
所述重掺杂第一导电类型多晶硅栅电极区(10)完全覆盖所述高掺杂第二导电类型半导体体区(9)的侧面；所述重掺杂第一导电类型多晶硅栅电极区(10)与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区(5)通过版图设计利用通孔实现与金属化源极(14)的电位连接；
其特征在于：所述重掺杂第一导电类型多晶硅栅电极区(10)完全覆盖沟道区，能够实现半导体器件的开关性能；所述重掺杂第一导电类型多晶硅栅电极区(10)与栅极电位相连；所述重掺杂第二导电类型多晶硅源电极区(5)和所述金属化源极(14)与源极电位相连；半导体器件反向工作下，栅极接触与漏极接触短接。
2.根据权利要求1所述的一种具有优良正反向导通特性的UMOS器件，其特征在于：轻掺杂第二导电类型多晶硅体区(7)正下方的重掺杂第二导电类型多晶硅源电极区(5)之间交替设置轻掺杂第二导电类型多晶硅体区(7)。
3.根据权利要求1所述的一种具有优良正反向导通特性的UMOS器件，其特征在于：第一导电类型为n型，第二导电类型为p型。
4.根据权利要求1所述的一种具有优良正反向导通特性的UMOS器件，其特征在于：第一导电类型为p型，第二导电类型为n型。
5.根据权利要求1所述的一种具有优良正反向导通特性的UMOS器件，其特征在于：半导体为SiC。
6.根据权利要求1至5任意一项所述的一种具有优良正反向导通特性的UMOS器件，其特征在于：重掺杂的掺杂浓度大于1E19cm-3，轻掺杂的掺杂浓度小于1E17cm-3，高掺杂的掺杂浓度在1E19cm-3和1E17cm-3之间。
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