CN1146666A - 匹配滤波器电路 - Google Patents

Abstract

本发明提供了与以往技术相比更进一步抑制了功耗的匹配滤波器。根据同步捕获后可以仅取样一部分信号的经验，中断向不需要的电路供电。另外，本发明着眼于扩展码是1比特的数据序列，在把输入信号取样保持为时间序列的模拟信号后，用多路转换器将其分别为“1”或“-1”的序列，通过电容耦合把各个序列信号并行相加，对该电路间断地进行供电。

Description

匹配滤波器电路

本发明涉及匹配滤波器电路，特别地，涉及用于移动通信和无线LAN等的扩展频谱通信***中的有效的匹配滤波器电路。

匹配滤波器是用于判决2个信号的同一性的滤波器，在频谱扩展方式的通信中，应接收信号的使用者在使用了自身的扩展码的匹配滤波器中处理接收信号，检测出其相关峰值，进行同步捕获及保持。

这里，若把扩展码记为d(i)、取样间隔记为Δt，扩展码长记为N，某时刻t以前的接收信号记为X(t-iΔt)，则匹配滤波器的相关输出y(t)成为 $y\left(t\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}d\left(i\right)x(t-\mathrm{i\Δt})---\left(1\right)$

另外，d(i)是1比特数据的数据序列。

这里，先看一看以往的匹配滤波器电路。在图14所示的数字式电路中用位移寄存器SFT-REG保持并位移被数字化了的输入信号X，在预定的取样定时内，由多个数字乘法器DM把登录在寄存器REG中的乘数与输入信号相乘。而且，在数字加法器DAD中把各乘法器DM的输出相加。以上的运算对应于上述式(1)，而为了同步捕获，需要进行加倍取样或更多的取样，图14的电路就是多个***。因此，总体的电路规模很大，消耗很多功率。这对于手持通信终端是重大的缺点。另外，使用SAW(表面弹性波)元件的电路也在应用，但存在不易实现由单元件构成总体电路而且S/N比低的问题。

于是，本专利申请人提出了图15所示的基于模拟电路的匹配滤波器电路(特开平06-283970号、特开平06-296120号、特开平06-314952号、特愿平05-139136号等)，进行基于电容耦合的电压驱动型的乘法运算(MUL)以及加法运算(ADDER)，节省了消耗功率。然而，对于手持通信终端节省功率的要求更高，希望更节减功率。

本发明是为消除这样的以往技术的问题点而创立的，  目的在于提供与以往技术相比进一步抑制功耗的匹配滤波器电路。

与本发明有关的匹配滤波器电路是根据同步捕获后可以仅取样一部分信号的经验，中断对于不需要的电路的供电。另外，本发明着眼于扩展码为1比特的数据序列，把输入信号取样保持为时间序列的模拟信号后，由多路转换器将其分路为“1”或“-1”的序列，依据电容耦合把各个序列信号并行相加，间断地进行该电路中的供电。

若依据与本发明有关的匹配滤波器，能够把电力供给抑制为最小限度。

图1是示出与本发明有关的匹配滤波器电路的第1实施例中乘法电路的电路图。

图2是示出同一实施例中加法电路的电路图。

图3是示出同一实施例中取样保持电路的电路图。

图4是示出同一实施例中反相放大单元的电路图。

图5是示出匹配滤波器电路第2实施例的电路图。

图6是示出同一实施例中取样保持电路的电路图。

图7是示出第1、第2实施例共同的开关的电路图。

图8是示出第1、第2实施例共同的多路转换器(multiplexer)的电路图。

图9是示出第2实施例的第1加法电路的电路图。

图10是示出第2实施例的第2加法电路的电路图。

图11是示出第2实施例的第3加法电路的电路图。

图12是示出第2实施例的基准电压发生电路的电路图。

图13是示出第1、第2实施例共同的电源开关的电路图。

图14是示出以往的数字式匹配滤波器的电路图。

图15是示出作为背景技术的模拟式匹配滤波器的电路图。

下面，根据附图说明与本发明有关的匹配滤波器电路的第1实施例。

图1～图4示出对于图15电路的构成要素的改善，示出对于乘法电路MUL、加法电路AD-DER以及取样保持电路S/H谋求节省功率的电路。

图1中，乘法电路MUL对于模拟输入电压V1连接并联的多个多路转换器MUX1～MUX3，把这些多路转换器的输出由并联连接电容C11～C13构成的电容耦合器CP1合并。电容耦合器的输出输入到反相放大单元AMP1，并且与后级的负载无关，以良好的线性输出CP1的输出。

如图8所示，多路转换器MUX1的结构为把n型、p型1对MOS晶体管的漏、源极相互连接组成晶体管电路T81、T82的源极共同连接到输出端子T08上，在T81的漏极上连接图1所示的输入电压V1(图8中以V8表示)，在T82的漏极上连接基准电压Vr。晶体管电路T81中nMOS晶体管的栅极及晶体管电路T82中pMOS晶体管的栅极上输入信号S81，T81的pMOS及T82的nMOS的栅极上输入把S81用反相器I8反相了的信号。因此，S81为高电平时，T81导通T82关断，低电平时T82导通T81关断。即，MUX1由S81的控制可以择一地输出V8或Vr。

虽然省略了图示，但多路转换器MUX2、MUX3与MUX1构成相同，由独立信号的S81(图1中全部用S8表示)控制。这里，把CP1中连接V1的电容的容量总和定义为有效合成容量EC(CP1)，另外，把所有电容的容量总和定义为T(CP1)，把连接Vr的电容的容量总和定义为NC(CP1)。而且，设定C11∶C12∶C13＝1∶2∶4。

反相放大单元AMP1具有图4的结构，输入电压V4输入到3级串联的MOS反相器I41、I42、I43。最末级的MOS反相器I43的输出Vo4经由反馈电容CF4连接到初级反相器I41的输入端，并设定闭环增益。反馈电路CF4的容量设定等于T(CP1)，闭环增益被设定为-1。这里，电容耦合器CP1的输出V1′如式(2)所示是固定电位，另外，设定Vr等于V1′。

     V1′＝Vr＝Vdd/2    (2)

根据以上所述，乘法电路的输出Vo1成为 $\mathrm{Vo}1-V1\′=-\frac{\mathrm{EC}\left(\mathrm{CP}1\right)}{T\left(\mathrm{CP}1\right)}(V1-V1\′)---\left(3\right)$

反相放大单元AMP1中I43的输出经接地电容CG4接地，另外，I42的输出经一对平衡电阻RE41、RE42连接电源及接地。由此，能防止包含反馈***的放大电路的振荡。

乘法电路的反相放大单元AMP1中I41、I42、I43及RE41、RE42经电源开关SWS与电源Vdd连接。通过断开电源开关SWS可以完全停止这些MOS反相器中的功耗。

如图2所示，加法器ADDER把由多个电容C21～C2n构成的电容耦合器CP2的输出连接到反相放大单元AMP2，把多个输入电压V21～V2n分别与C21～C2n相连接。关于电容耦合器CP2也和CP1一样，定义总容量T(CP2)。但，设定

     C21＝C22＝C23＝…＝C2n    (4)

反相放大单元AMP2由于和乘法器MUL的反相放大器的结构相同因而省略图示。但是，设定该反相放大单元AMP2的反馈电容的容量等于T(CP2)，设定加法器的输出Vo2成为下述规格化加法运算的逆。 $\mathrm{Vo}2-V2\′=-\frac{1}{n}\underset{i=1}{\overset{n}{\mathrm{\Σ}}}(V2i-V2\′)---\left(5\right)$

而且在加法器中反相放大单元AMP2内MOS反相器的电源Vdd也能够由电源开关断开，可以适宜地停止功耗。

如图3所示，取样保持电路S/H的构成为串联连接模拟开关SW31、耦合电容C31、反相放大单元AMP31、模拟开关SW32、耦合电容C32以及反相放大单元AMP32，SW31上连接输入电压V3。

开关SW31具有图7的结构，在相互连接n型、p型的一对MOS晶体管的漏极、源极组成的晶体管电路T71的漏极上连接输入电压V7，经由同样构造的虚拟晶体管DT把T71的源极连接到输出端子T07。晶体管电路T71中nMOS晶体管的栅极上输入S71，pMOS晶体管的栅极上输入用反相器I7把S71反相了的信号。由此，S71为高电平时，T71导通，低电平时，T71关断。

开关SW31闭合时，对C31进行充放电，使其成为对应于输入电压V3的电位。另一方面，开关SW32在SW31断开时闭合，对C32进行充放电使其成为对应于C31的电位的电位。通过SW31、SW32这样联动地开断，能够可靠地取样保持输入电压，而且不受其后的输入的影响，可以把保持了的数据作为输出电压Vo3输出。

反相放大单元AMP31、AMP32和上述AMP1结构相同，而且，设定反馈电容的容量分别等于输入侧的耦合电容C31、C32。由此，与后级的负载无关而稳定地保持被保持了的电位。

反相放大单元AMP31、AMP32中的MOS反相器及电阻经电源开关SWS连接电源Vdd，可以适宜地停止功耗。

匹配滤波器是各个使用者(接收终端)从与用户数相同个数的信号序列抽出本终端的信号的电路，其分支数(乘法器的个数)对应于扩展率。另外，在移动通信中，有时产生由于反射等而延迟了的信号被合成到原信号上的多路径，并从信号序列抽取出连续个数的信号。从而，在检测出传给本终端的信号(初始同步捕获)后，不必根据所有分支进行处理。然而，直到初始同步捕获结束之前，要参照全部的信号，也存在需要根据全部分支进行运算的时期。

于是，初始同步捕获后，由于仅使以全部分支内的本终端的信号为中心的连续数个分支(以下称为“窗幅W”，一般是3个分支)动作，故通过由上述电源开关的操作，停止不需要的乘法电路中反相放大单元AMP1的动作，可以减少功耗。另外，如果独立于匹配滤波器而另外设置进行多分支的乘法运算和该乘法结果的相加运算的电路，在初始同步捕捉后仅使该小电路动作，则可以停止匹配滤波器。这种情况下，也能够停止加法电路和取样保持电路，可以使用这些电路的电源开关。

这里，把以上的计算过程分解显示为以下的步骤。

步骤1-1

向全部的SH、MUL、ADD供电，并且计算Vo11(1)～Vo11(W)。

步骤1-2

在下一个Vo11(W＋1)的定时内，停止向SH(W＋1)～SH(N)的供电，仅持续向SH(1)～SH(W)供电。另外，在该定时内，进行由SH(W)实施的新Vin的取样保持动作。在该保持结束时，开始向SH(W＋1)的供电，准备下一数据的保持。

步骤1-3

然后按照SH(W＋1)、SH(W＋2)、…、SH(N－1)的顺序扩展供电的取样保持电路，依次取样保持新的Vin。

步骤1-4

在SH(N－1)的取样保持动作结束的同时，开始向SH(N)供电，并且开始向MUL、ADD电路供电。

步骤1-5

开始SH(N)的联样保持动作，返回到步骤1，计算新的Vo11(1)～Vo11(N)，然后重复步骤2以后的动作。

对于N＝8、W＝3的情况，把以上的步骤示于表1。表1中，对于应保持的信号用“0”表示各电路的供电状态，用“X”表示停止供电状态。

〔表1〕第1实施例中各电路的供电状况

信号	SH(1) SH(2) SH(3) SH(4) SH(5) SH(6) SH(7)SH(8) ADD  MUL
		Vo11(1)Vo11(2)Vo11(3)Vo11(4)Vo11(5)Vo11(6)Vo11(7)Vo11(8)	○    ○    ○    ○    ○    ○    ○    ○    ○   ○○    ○    ○    ○    ○    ○    ○    ○    ○   ○○    ○    ○    ○    ○    ○    ○    ○    ○   ○○    ○    ○    ×    ×    ×    ×    ×    ×   ×○    ○    ○    ○    ×    ×    ×    ×    ×   ×○    ○    ○    ○    ○    ×    ×    ×    ×   ×○    ○    ○    ○    ○    ○    ×    ×    ×   ×○    ○    ○    ○    ○    ○    ○    ×    ×   ×

下面，根据附图说明进一步使功耗减少的第2实施例。

图5中，匹配滤波器电路对于多个取样保持电路S/H51～S/H56并联连接输入电压Vin(以基准电压Vr为基准的电压)，从各取样保持电路产生H(高)、L(低)2个***的输出。取样保持电路连接控制电路CTRL，控制电路进行控制，使依次在某个取样保持电路中获取Vin。

另外，取样保持电路根据控制电路的控制，把输入电压Vin导向H侧或L侧的某一方，而在另一方连接基准电压Vr。该路径选择对应于应乘到输入信号上的1比特码进行，在该阶段结束乘法运算。

取样保持电路S/H51～S/H56(图中以S/H51为代表)如图6那样构成，输入电压Vin被连接到和上述SW31同样的开关SW6上。开关SW6的输出连接到耦合电容C6上，电容C6的输出上连接着和上述反相放大单元AMP1同样的反相放大单元AMP6。AMP6的输出输入到和上述多路转换器MUX1同样的2个多路转换器MUX61、MUX62，另外，这些多路转换器上连接着共同的基准电压Vr。若SW6闭合，则C6以对应于Vin的电荷充电，依据AMP6的反馈功能保证输出的线性特性。而且，其后在开关SW6断开时，取样保持电路S/H51保持Vin。

开关SW6、多路转换器MUX61、MUX62由控制信号S61、S62、S63控制，一旦闭合后，S61在应获取输入电压的时刻断开SW6。S62、S63是互逆了的信号，在一方的多路转换器输出Vin时，另一方的多路转换器输出Vr。MUX61产生上述H(高)***的输出，MUX62是L(低)***的输出。该H、L对应于扩展码的“1“、”-1“，在应把码“1”乘到某时刻的输入电压上时，从MUX61输出Vin，应乘以“-1”时，从MUX62输出Vin。

信号S62对应于扩展码，在S62＝1时，把1×V1＝V1输出到AD51p。这时S63是-1，把对应于0的Vr输出到AD51m。另一方面，在S62＝-1时，把对应于0的Vr输出到AD51p。这时，S63是+1，把1×V1＝V1输出到AD51m。

若把输入信号Vin在某时刻t的接收信号表示为Vin(t)，则用Vin(t)表现上述式(1)的X(t)就成为： $y\left(t\right)=\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}d\left(i\right)V_{\mathrm{in}}(t-\mathrm{i\Δt})---\left(6\right)$

这些Vin(t－iΔt)是由各取样保持电路保持的输入电压，d(i)是应给予该时刻的各取样保持电路的信号S62(扩展码)。对于在某时刻被保持的信号的顺序扩展码是一定的，在获取新的信号的定时内，更换最早的信号，获取新的信号。这时，S/H51～S/H56和d(i)的对应关系发生偏离，控制电路进行与此对应的d(i)的位移。在不进行对于这样的S/H51～S/H56的码供给的位移时，将进行S/H间的信号(数据)传送，并将发生伴随数据传送的误差。即，码的位移在防止数据的传送误差方面有效。

式(6)中的累加运算在上述加法单元AD51p、AD51m、AD52、AD53中进行，在AD53、AD52中分别累加各取样保持电路的输出电压VH、VL。不直接进行该累加运算，而是把S/H51～S/H56分为多个组，对每个组在AD51p、AD51m中累加1次输出VH、VL。而且，累加VH的AD51p的输出全部输入到AD52，累加VL的AD51m的输出全部输入到AD53。这里，图5中示出6个S/H51～S/H56，把它们分为每3个一组，而一般扩展码是一百～数百比特或更长的码，故设置对应于该比特数的个数的取样保持电路。

如图9所示，加法单元AD51p(AD51m也同样)具有由对应于1组中取样保持电路的个数的电容C91、C92、C93构成的电容耦合器CP9，其输出连接到和AMP1同样的AMP9上，CP9的输出以良好的线性作为输出电压Vo9而输出。若设各电容C91～C93的输入电压为V91、V92、V93，AMP9的反馈电容为CF9，则AMP9的输出Vo9成为 $\mathrm{Vo}9=-\frac{C_{91}{V}_{91}+C_{92}{V}_{92}+C_{93}{V}_{93}}{{\mathrm{CF}}_9}---\left(7\right)$

这里，V91～V93和Vo9是以基准电压Vr为基准的电压，另外，设定C91＝C92＝C93＝CF9/3。由此，可以得到 $\mathrm{Vo}9=-\frac{V_{91}+V_{92}+V_{93}}{3}---\left(8\right)$

的反相加法运算值的规格化输出。依据该规格化，可防止最大电压超过电源电压。

如图10所示，加法单元AD52具有由对应于所连接的AD51p或AD51m的个数的电容C101、C102构成的电容耦合器CP10，其输出连接和AMP1同样的反相放大单元AMP10。由此，CP10的输出以良好的线性在AMP10的输出端形成。若设各电容C101、C102的输入电压为V101、V102，AMP10的反馈电容为CF10，则AMP10的输出Vo10成为 $\mathrm{Vo}10=-\frac{C_{101}{V}_{101}+C_{102}{V}_{102}}{{\mathrm{CF}}_{10}}---\left(9\right)$

这里，V101、V102和Vo10是以基准电压Vr为基准的电压，另外，设定C101＝C101＝CF10/2，由此，可以得到 $\mathrm{Vo}10=-\frac{V_{101}+V_{102}}{2}---\left(10\right)$

的加法运算值的规格化输出。依据该规格化，可防止最大电压超过电源电压。

如图11所示，加法单元AD53具有由对应于所连接的2个AD51p或AD51m及AD52的电容C111、C112、C113构成的电容耦合器CP11，其输出连接着和AMP1同样的AMP11。由此，CP11的输出以良好的线性在AMP11的输出端形成。若设各电容C111～C113的输入电压(以Vr为基准的电压)为V111、V112、V113，设AMP11的反馈电容为CF11，则AMP11的输出Vo11(以Vr为基准的电压)成为 $\mathrm{Vo}11=-\frac{C_{111}{V}_{111}+C_{112}{V}_{112}+C_{113}{V}_{113}}{{\mathrm{CF}}_{11}}---\left(11\right)$ 这里，设定C111＝C112＝C113/2＝CF11/2，则可以得到 $\mathrm{Vo}11=-\frac{V_{111}+V_{112}+2V_{113}}{2}---\left(12\right)$

的反相加法运算值的规格化输出。另外，C113的权重设定为C111、C112的2倍是为了除去在AD52中规格化的影响(与未规格化的V10、V11匹配)。依据以上的规格化，可防止最大电压超过电压。

这里，一般化地归纳由AD51p、AD51m、AD52、AD53进行的运算。设以S62(i)表示作用于第i个S/H5i的信号S62，以IS62(i)表示其逆，则AD52的输出Vo10(t)成为 $\mathrm{Vo}10=\frac{1}{N}\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\frac{{\mathrm{IS}}_{62}\left(i\right)+1}{2}V(t-\mathrm{i\Δt})---\left(13\right)$ AD53的输出Vo11(t)成为 $\mathrm{Vo}11\left(t\right)=-\frac{1}{N}\{\mathrm{NVo}10-\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\frac{S_{62}\left(i\right)+1}{2}V(t-\mathrm{i\Δt})\}---\left(14\right)$ 并进行如下的运算 $\mathrm{Vo}11\left(t\right)=\frac{1}{N}\underset{i=0}{\overset{N-1}{\mathrm{\Σ}}}\frac{\{S_{62}\left(i\right)V(t-\mathrm{i\Δt})-I{S}_{62}\left(i\right)V(t-\mathrm{i\Δt})\}}{2}---\left(15\right)$

这里，

S63(i)＝1或-1

S62(i)＝1时IS62(i)＝-1

S62(i)＝-1时IS62(i)＝1

上述基准电压Vr由图12所示的基准电压生成电路Vref生成。该基准电压生成电路把3级串联反相器I15、I16、I17的最末级输出反馈到初级输入端的电路，和上述加法单元一样，通过接地电容CG12、平衡电阻RE121、RE122防振处理。基准电压生成电路Vref的输出在其输入输出电压相等的稳定点收敛，依据各MOS反相器的阈值设定可以生成希望的基准电压。一般为确保在正负两方向上有充分大的动态范围，大多数设定Vr＝Vdd/2。这里Vdd是MOS反相器的电源电压。

以上匹配滤波器电路由于进行依据电容耦合的模拟加法运算，故电路规模与数字处理时相比大幅度缩小，另外，由于是并行加法运算故处理速度快。再者，由于取样保持电路和加法单元的输入输出全部是电压信号，故极少消耗电流，功耗少。

上述式(15)意味着在取样保持电路中，在每个时间Δt保持最新的输入信号Vin，生成新的Vo11，这时，消耗下述式(16)所示的功率。

这里，定义以下的变量。

N：分支数(扩展率)

W：窗幅

Ps：1个取样保持电路的功耗

Pm：1个乘法电路的功耗

Pa：加法电路总体的功耗，

Pt：总体电路的功耗。

依据以上定义，计算功耗如下，

     Pt＝N²(Ps+Pm)+NPa    (16)

用于通信等的反扩频中的匹配滤波器在初始同步捕获后，没有必要计算1周期部分的N个Vo11。即，若设同步捕获的搜索范围为W(也称为窗幅)，则计算N个Vo11(t)内连续的W个Vo11(t)，而不需要其余(N－W)个Vo11(t)的计算。从而，交替反复W次的计算和(N－W)次的停止计算。当把在某时间t中保持了数据的取样保持电路记为SH(t)时，则以上的计算过程能够分解为以下步骤。

步骤2-1

全部的SH、MUL、ADD都动作，另外，SH电路还结束了直到SH(1)、SH(2)、…、SH(N)取样保持动作。SH(1)进行新的Vin的保持，并在进行Vo11(1)的计算的同时输出该值。以这种反复，计算Vo11(W)。

步骤2-2

在下一个Vo11(W+1)的定时内停止向SH(W＋2)～SH(N)及SH(1)的供电，仅持续向SH(2)～SH(W＋1)供电。进行由SH(W＋1)实施的新Vin的保持。在该保持结束的时刻，开始向SH(W＋2)供电，准备下一个数据的保持。

步骤2-3

然后，按SH(W＋2)、SH(W＋3)、…、SH(N)的顺序扩展供电的取样保持电路，依次保持新的Vin。

步骤2-4

在Vo11(N)保持结束的同时，开始向SH(1)供电，并且开始向MUL、ADD电路供电。

步骤2-5

返回到步骤1，计算Vo11(1)～Vo11(w)，重复步骤2以下的动作。

对于N=8、W=3的情况，把以上的步骤示于表2。表2中，对于应保持的信号，以“○”表示各电路的供电状态，以“×”表示停止供电状态。

〔表2〕第2实施例中各电路的供电状况

信号	SH(1)	SH(2)	SH(3)	SH(4)	SH(5)	SH(6)	SH(7)	SH(8)	ADD	MUL
											Vo11(1)Vo11(2)Vo11(3)Vo11(4)Vo11(5)Vo11(6)Vo11(7)Vo11(8)	○○○×××××	○○○○○○○○	○○○○○○○○	○○○○○○○○	○○○×○○○○	○○○××○○○	○○○×××○○	○○○××××○	○○○×××××	○○○×××××

这里，若把停止向不需要的电路供电而仅向一部分电路进行供电时的功耗记为Pp，则 $P_P=\mathrm{Pt}-\{(N-W+1)\frac{N-W}{2}\mathrm{Ps}+(N-W)\mathrm{NPm}+(N-W)\mathrm{Pa}\}---\left(17\right)$

若设功率比Rt＝Pp/Pt，则N=128、P=1、10、30时的Rt如表3给出。另外，表中同时示出关于取样保持电路的功率比Rs、关于乘法电路的功率比Rm，关于加法电路的功率比Ra，另外，Rt是根据包含在取样保持电路、乘法电路、加法电路中的每一个运算放大器的个数算出的。

〔表3〕依据部分供电算出的功率比(N＝128时)

W	Rs	Rm	Ra	Rt
					11030	50％57％70％	1％8％23％	1％8％23％	50％57％70％

从上述可知取样保持电路停止动作产生的节电效果很大，能够达到少于以往1/2的功率。

另外，不言而喻，在以往的数字式匹配滤波器电路(图14)中，通过中断电源Vdd对于乘法电路DM的连接能够得到同样的效果。

如上所述，与本发明有关的匹配滤波器电路根据同步捕获后可以仅取样一部分信号的经验，中断向不需要的电路供电，着眼于扩展码是1比特的数据序列，在把输入信号取样保持为时间序列的模拟信号后，用多路转换器分路为“1”或“-1”序列，通过电容耦合把各个序列信号并行相加，对这些电路进行间断供电，因此具有能够把供电抑制为最小限度的出色效果。

Claims (10)

1.匹配滤波器电路，在具备

对于输入电压串联连接的多个作为第1取样保持电路(S/H)的取样保持电路，该电路包含连接输入电压的第1模拟开关(SW31)、连接该第1模拟开关的输出的第1耦合电容(C31)、由连接该第1耦合电容的输出的奇数级MOS反相器构成的第1反相放大单元(AMP31)和把该第1反相放大单元的输出连接到输入端的第1反馈电容(CF4)；

第1乘法电路(MUL)，该电路是对应于各取样保持电路设置的第1乘法电路(MUL)，包含并联连接对应的取样保持电路(S/H)的输出的多个第1多路转换器(MUX1～MUX3)、合并这些第1多路转换器的输出的第1电容耦合器(CP1)，由连接该第1电容耦合器的输出的奇数级MOS反相器构成的第2反相放大单元(AMP1)和把该第2反相放大单元的输出连接到输入端的第2反馈电容(CF4)；

包含有连接上述第1乘法电路的输出的第2电容耦合器(CP2)的第1加法单元(ADDER)的匹配滤波器电路中，特征在于：

上述MOS反相器经由第2模拟开关(SWS)与电源相连接。

2.权利要求1中记述的匹配滤波器电路，特征在于：

第1取样的保持电路中进而还设置连接第1反相放大单元的输出的第3模拟开关(SW32)、连接该第3模拟开关的输出的第2耦合电容(C32)、由连接该第2耦合电容的输出的奇数级MOS反相器构成的第3反相放大单元(AMP32)和把该第3反相放大单元的输出连接到输入端的第3反馈电容(CF4)，上述第3模拟开关经由第4模拟开关(SWS)与电源相连接。

3.匹配滤波器电路，在具备

第2取样保持电路(S/H51～S/H56)，该电路包含连接输入电压的第5模拟开关(SW6)、连接该第5模拟开关的输出的第3耦合电容(C6)、由连接该第3耦合电容的输出的奇数级MOS反相器构成的第4反相放大单元(AMP6)、把该第4反相放大单元的输出连接到输入端的第4反馈电容(CF4)，把该第4反相放大单元的输出或基准电压(Vr)择一输出的第2多路转换器(MUX61)、以和该第2多路转换器(MUX61)的输出相反的选择输出第4反相放大单元(的输出)或基准电压的第3多路转换器(MUX62)；

第2加法单元(AD52)，包含连接各第2取样保持电路的第1多路转换器的输出的多个第4耦合电容(C101、C102)、由合并并连接这些第4耦合电容的输出的奇数级MOS反相器构成的第5反相放大单元(AMP10)、把该第5反相放大单元的输出连接到输入端的第5反馈电容(CF4)；

第3加法单元(AD53)，包含连接各第2取样保持电路的第2多路转换器的输出及第2加法单元的输出的多个第5耦合电容(C111～C113)、由合并并连接这些第5耦合电容的输出的奇数级MOS反相器构成的第6反相放大单元(AMP11)、把该第6反相放大单元的输出连接到输入端的第6反馈电容(CF4)；

控制电路(CTRL)，用于在闭合上述第2取样保持电路内某一个中的上述第5模拟开关的同时断开其它的开关，并以预定的组合切换各第2取样保持电路的第1、第2多路转换器的匹配滤波器电路中，特征在于：

上述MOS反相器经由第6模拟开关(SWS)与电源相连接。

4.匹配滤波器电路，在权利要求3中记述的匹配滤波器电路中，把第2取样保持电路(S/H51～S/H56)分为多个组，对于各组设置连接第2多路转换器(MUX61)的输出的第4加法单元(AD51p)和连接第3多路转换器(MUX62)的输出的第5加法单元(AD51m)，所有组的第4加法单元的输出输入到第2加法单元，所有组的第5加法单元的输出输入到第3加法单元，第4加法单元包含连接各第2取样保持电路中第2多路转换器的输出的多个第6耦合电容(C91～C93)、由合并而且连接这些第6耦合电容的输出的奇数级MOS反相器构成的第7反相放大单元(AMP9)和把该第7反相放大单元的输出连接到输入端的第7反馈电容(CF4)，第5加法单元包含连接各取样保持电路中第3多路转换器的输出的多个第7耦合电容(C91～C93)，由合并而且连接这些第7耦合电容的输出的由奇数级MOS反相器构成的第7反相放大单元(AMP9)和把该第7反相放大单元的输出连接到输入端的第7反馈电容(CF4)，在这样的匹配滤波器电路中，特征在于：

上述MOS反相器经由第7模拟开关(SWS)连接电源。

5.匹配滤波器电路，在由具备奇数级MOS反相器所构成的第8反相放大单元(I15～I17)和把该第8反相放大单元的输出连接到输入端的反馈电路的基准电压生成电路(Vref)生成基准电压(Vr)的权利要求3中记述的匹配滤波器电路中，特征在于：

上述MOS反相器经由第8模拟开关(SWS)与电源相连接。

6.权利要求1或权利要求3中记述的匹配滤波器电路，特征在于：

各反相放大单元在输出端和地之间连接接地电容(CG4)，在最末级的MOS反相器的前级，MOS反相器的输出由一对平衡电阻(RE41、RE42)连接电源(Vdd)及接地，电源侧的平衡电阻(RE1)经由第9模拟开关(SWS)连接电源。

7.权利要求6中记述的匹配滤波器电路，特征在于：

设定MOS反相器的阈值使基准电压(Vr)成为MOS反相器的电源电压(Vdd)的1/2。

8.权利要求3中记述的匹配滤波器电路，特征在于：

可切换成使控制电路(CTRL)对于各取样保持电路(S/H51～S/H56)的设定，能循环所有的取样保持电路。

9.权利要求3中记述的匹配滤波器电路，特征在于：

该电路设定为在初始同步捕获结束后，仅向以匹配滤波器的输出的峰值为中心的预定窗幅内的取样保持电路供电，然后依次向后级的取样保持电路供电，在由全部取样保持电路实施的信号保持结束的时刻，由整个电路进行运算。

10.权利要求1中记述的匹配滤波器电路，特征在于：

该电路设定为在初始同步捕获结束后，仅由初级取样保持电路向预定窗幅内的取样保持电路供电，然后依次向后级的取样保持电路供电，在由全部取样保持电路实施的信号保持结束的时刻由整个电路进行运算。

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