CN1099757C - 匹配滤波器电路 - Google Patents

Abstract

公开了一种匹配滤波器电路，用于扩频通信，其包括采样和保持电路、第一附加部分、第二附加部分、减法部分和控制电路，其中所述采样和保持电路被分成两组，所述控制电路在每个工作脉冲内连续闭合第一组中的一个开关，同时相对第一组延迟1/2工作脉冲闭合第二组中的一个开关。

Description

匹配滤波器电路

本发明涉及到移动通信和无线LAN的扩频通信***的匹配滤波器电路，特别是匹配滤波器能够通过小规模、低功耗的LSI实现高速处理和双倍采样。

匹配滤波器电路是用来判断两个信号一致性的滤波器。在扩频通信中，用户被分到唯一的扩展码数列。每个用户找到一个由适当扩展码数列对应的匹配滤波器所发射的信号。当信号属于用户捕获和持有的，则匹配滤波器输出相关峰。

假设一扩展码为PN(i)，芯片时间(tip time)为Tc，扩展率为M，时间为(t)，某一时刻t的输入信号为S(t)，在某一时刻t的相关输出为R(t)，则可得到式(1)

式(1) $R\left(t\right)=\underset{t=0}{\overset{M-1}{\mathrm{\Σ}}}\mathrm{PN}\left(i\right)\•S(t-i\•\mathrm{Tc})---\left(1\right)$

其中，PN(i)是一个1比特数据串。

如倍速或更高速率采样需要开发一样，在一个拥有众多用户的***内，在同样时间内运用许多匹配滤波器电路和计算结果来完成式(1)的计算的需求就提出来了。为了实现得到这样一种匹配滤波器，数字电路或SAW(声表面波)设备得到了普遍应用。但是，使用数字电路，由于电路体积大，功耗也很大，因此，它不适用于移动通信。使用声表面波器件，不太容易靠一个器件来实现且信噪比较低。

因为扩展码是1比特数字串，所以有发明人提出一种匹配滤波器，日本专利申请号为№7-212438，使用小规模低功耗LSI达到高速处理之目的：1)采样和保持输入信号为时间序列模拟信号；2)通过一个多路复用器分支输出到信号组“1”和“-1”，3)通过电容耦合在每一组中并行加入信号。

但是，对于倍速采样并没有一个能得到重视的清晰明了的建议。

因此，本发明的目的是提供一种进行倍速采样的匹配滤波器电路。

本发明中的匹配滤波器电路，采样和保持电路被划分成两组，控制电路在每个脉冲时间(chiptime)内连续闭合第一组中的一个开关，同时，在相对于第一组的定时延迟1/2脉冲时间连续闭合第二组中的一个开关。

这里，将叙述按本发明第一实施例的匹配滤波器电路，并附以参考示意图。

图1展示了根据本发明匹配滤波器电路具体化的方框图。

图2展示了具体方案中每个匹配滤波器电路的计算部分。

图3展示了图2中的采样和保持电路。

图4展示了图3中的一个开关。

图5展示了图3中的一个多路复用器。

图6展示了图2中的第一加法器。

图7展示了图2中的第五加法器。

图8展示了图2中的第六加法器。

图9展示一个生成基准电压的电路。

图10展示了图1中的一个累加电路。

图11展示了第二种具体化电路。

图12说明了输入信号和时钟信号的时间关系。

图1中，扩频通信中的一个接收***，其中有许多匹配滤波器电路MF1和MF2，其输出Vo1和Vo2通过加法器SUM相加。主时钟CLK1和从时钟CLK2互相延迟一半的工作脉冲Tc/2后，输入到MF1和MF2。MF1和MF2以输入的时钟作为采样时钟完成相关计算，这样就完成了倍速采样。

图12示意了CLK1和CLK2的时间波形S(t)。S(t)的一个周期与工作脉冲相重合。CLK1和CLK2是同一周期S(t)的信号。如图12所图，CLK1和CLK2理论上与S(t)同步，但是在多数情况下在S(t)上会存在相差。CLK1和CLK2的相位延迟TC/2，两个时钟延迟Tc/2(倍速采样)使它们的相位相反，这样就能够检测到一个相关峰。

图2中，在匹配滤波器电路的计算部分MF1中，输入电压Vin2并行地接到多个采样和保持电路SH1，SH2，SH3，SH4，SH5和SH6，每个采样保持电路产生H(高)和L(低)2种输出。控制电路CTRL连接到采样和保持电路，其控制时钟S(t)连续输入到采样和保持电路中的一个。

采样和保持电路按照控制电路的控制，把输入电压Vin2或者引到H端或者引到L端。基准电压Vr通过控制电路连接到另一端。按照扩展码(PN码)的每一位完成这种模式选择，只有这种选择，才能获得扩展码输入电压的培增。

采样和保持电路SH1的结构如图3所示，输入电压Vin3连接到开关SW。SW开关的一个输出端连接到电容C31，电容C31的输出端连接到三级串联MOS倒相器I1，I2和I3。电后一级MOS倒相器I3的输出端经由反馈电容C32连接到I1的输入端。所以具有良好线性的Vin产生于I3的输出端。I3的输出作为两个多路复用器MUX31和MUX32的输入。共用基准电压Vr连接到多路复用器上。当SW闭合时，C31被对应于Vin3变化的电压充电，并受到I1对I3的反馈作用影响保证的输出的线性。当开关SW此后打开，采样和保持电路SH1保持在S(t)。

开关SW，多路复用器MUX31和MUX32由控制信号S1，S2和S3来控制。S1一经闭合，SW即在输入电压的采样期间被打开。S2和S3为反相信号。当一个多路复用器输出Vin时，另一个输出Vr。

MUX31产生一个H(高)输出，MUX32产生一个L(低)输出。H和L对应于扩展码每一位“1”和“-1”。当码“1”与输入电压相乘时，MUX31输出Vin3，当码“-1”相乘时，MUX32输出Vin3。

最后一级I3的输出，通过接地电容C33连接到地。第二I2的输出通过一对平衡电阻R31和R32连接于电源电压Vdd和地。通过这样一种结构，带有反馈电路的倒相放大电路防止了晶振不稳定。

如图4所示，开关SW中含有一个晶体管电路T4，其中一个n型MOS晶体管的源极和漏极分别接到一个p型MOS晶体管的漏极和源极上。Vin4连接到晶体管电路中nMOS漏极的一端，而nMOS源极的一端通过一个类似于nMOS的虚拟晶体管DT4，连接到输出端Vout4。S1是晶体管电路T4中nMOS晶体管的栅极，而经过倒相器I4的S1反相信号输入到pMOS晶体管的栅极。当S1为高电平时，T4导通；而当S1为低电平时，T4截止。

如图5所示，在多路复用器MUX31中，晶体管电路T51和T52中nMOS管源极，连接到公共输出端Vout5。倒相器I3的输出Vo3(即图5中Vin51)，连接到T51的nMOS的漏极一端，基准电压Vr(即图5中Vin52)连接到T52的漏极一端。信号S2输入到晶体管电路T51中nMOS管的栅极及晶体管电路T52中pMOS管的栅极。经过倒相器I5倒相的S2输入到T51中pMOS管和T52中nMOS管的栅极。当S2为高电平时，T51导通且T52截止。那就是MUX31能对应控制信号S2交替输出Vo3或Vr。虽然没有图示，但多路复用器MUX32结构上与MUX31相似，(只是)Vo3与Vr连接上相反。图5的Vr和Vo3分别连接到T51和T52，与图5的构成相反，所以MUX32的输出与MUX31相反；那就是说，当MUX31输出Vo3时，MUX32输出Vr；当MUX31输出Vr时，MUX32输出Vo3。

信号S2对应于扩展码，当S2＝1时，输出到ADD21为1×Vin2＝Vin2。同时，S3为-1且Vr对应为0输出到ADD22。当S2＝-1时，Vr对为0输出到ADD21。这时S3＝+1，输出到ADD22为1×Vin2＝Vin2。

式(1)中S(t-1.Tc)为每个采样和保持电路和输入电压，而PN(i)是输入到每个采样和保持电路信号S2(扩展码)。扩展码的排列是对应输入信号的排列预置的。当出现新信号时，最早的信号即被最新的信号所取代。这就引起每个采样和保持电路SH1至SH6和PN(i)之间关系改变，所以PN(i)由控制电路产生移位。在没有完成码的移位情况下，码通过连续采样和保持电路传输，在数据传输过程中会产生某些误差。这就可以理解，码的移位在防止数据传输中的误差是有效的。

式(1)中的累加由加法器ADD21至ADD26来完成，每个采样和保持电路的输出电压VH和VL分别被累加到ADD25和ADD26中。这种累加并不是直接完成的。采样和保持电路被分成许多组，先是通过每个组把输出电压VH和VL累加到ADD21至ADD24，然后把ADD21和ADD23对VH累加的全部输出都输入到ADD25，并把ADD22和ADD24对VL累加的全部输出输入到ADD26。接着，ADD25的输出也输入到ADD26。图2给出了6个采样和保持电路，它们被分成两组，每组3个。通常扩展码包含有100至百数及至更多位。采样和保持电路应被设置为合适的数目。

如图6所示，加法器ADD21含有一个耦合电容CP6，它由一组数量上等于采样和保持电路的电容C61，C62和C63组成。CP6的输出端连接到三级串联MOS倒相器I61，I62和I63。最后一级MOS倒相器I63的输出通过反馈电容C64连接到I61的输入端。CP6的输出使I63的输出保持了良好的线性。假设电容C61，C62和C63的输入电压为Vin61，Vin62和Vin63，I63的输出Vout6可由式(2)表示：

式(2) $\mathrm{Vout}6=-\frac{C61\mathrm{Vin}61+C62\mathrm{Vin}62+C63\mathrm{Vin}63}{C64}---\left(2\right)$ 其中，Vin61，Vin62和Vin63为比照于基准电压Vr的电压。同时电容C61，C62，C63和C64电容量之比确定为1∶1∶1∶3。反相累加值的归一化输出结果可由式(3)表示：

式(3) $\mathrm{Vout}6=-\frac{\mathrm{Vom}61+\mathrm{Vin}62+\mathrm{Vin}63}{3}---\left(3\right)$ 由于做了归一化，最大电压值被限定在电源电压以内。

最后一级I63的输出通过接地电容C65接于地。第二倒相器I62的输出通过一对平衡电阻R61和R62连接到电源电压Vdd和地。通过这样一种结构，带有反馈电路的倒相放大电路防止了晶振不稳定。

如图7所示，加法器ADD25含有一个耦合电容CP7，它由一组数量上等于加法器ADD21和ADD23的电容C61，C62和C63组成。CP7的输出端连接到三级串联MOS倒相器I71，I72和I73。最后一级MOS倒相器I73的输出通过反馈电容C73连接到I71的输入端。CP7的输出使I73的输出保持了良好的线性。假设电容C71和C72的输入电压为Vin71和Vin72，I73的输出Vout7可由式(4)表示：

式(4) $\mathrm{Vout}7=-\frac{C71\mathrm{Vin}71+C72\mathrm{Vin}72}{C73}---\left(4\right)$ 其中，Vin71、Vin72和Vout7比照于基准电压Vr的电压。同时电容量之比为C71∶C72∶C73＝1∶1∶2。由此反相累加值的归一化输出结果可由式(5)表示：

式(5) $\mathrm{Vout}7=-\frac{\mathrm{Vin}71+\mathrm{Vin}72}{2}---\left(5\right)$ 由于做了归一化，最大电压值被限定在电源电压以内。

最后一级倒相器I73的输出通过接地电容C74连接到地。第二倒相器I72的输出通过一对平衡电阻R71和R72连接到电源电压Vdd和地。通过这样一种结构，带有反馈电路的倒相放大电路防止了晶振不稳定。

如图8所示，加法器ADD26含有一个耦合电容CP8，它由一组数量上等于加法器A DD22，ADD24和ADD25的电容C81，C82和C83组成。CP8的输出端连接到三级串联MOS倒相器I81，I82和I83。最后一级MOS倒相器I83的输出通过反馈电容C84连接到I81的输入端。CP8的输出使I83的输出保持了良好的线性。假设电容C81，C82和C83(基准电压Vr)的输入电压为Vin81，Vin82和Vin83，I83的输出Vout8(基准电压Vr)可由式(6)表示：

式(6) $\mathrm{Vout}8=-\frac{C81\mathrm{Vin}81+C82\mathrm{Vin}82+C83\mathrm{Vin}83}{C84}---\left(6\right)$ 电容量之比为C81∶C82∶C83∶C84＝1∶1∶2∶2。反相累加值的归一化输出结果可由式(7)表示：

式(7) $\mathrm{Vout}8=-\frac{\mathrm{Vin}81+\mathrm{Vin}82+2\mathrm{Vin}83}{2}---\left(7\right)$ 其中，C83的(容)量规定比C81和C82大2倍，这是为了消除由于ADD25归一化造成的影响，也为了与未做归一化的V81和V82相协调。由于做了归一化，最大电压值被限定在电源电压以内。

最后一级I83的输出通过接地电容C85接于地。第二倒相器I82的输出通过一对平衡电阻R81和R82连接到电源电压Vdd和地。通过这样一种结构，带有反馈电路的倒相放大电路防止了晶振不稳定。

图9中的基准电压生成电路Vref产生了基准电压Vr。该基准生成电路含有三级串联倒相器I91，I92和I93，最后一级的输出反馈到第一的输入。类似于倒相加法器，接地电容C95和平衡电阻R91和R92防止了晶振不稳定。基准电压生成电路的输出收敛于一个稳定点上，即输入输出电压相等。改变每个倒相器的阈值就可以产生任一基准电压。通常在许多情况下，它被设置为Vr＝Vdd/2，以保证在正负两个方向上都有足够大的动态范围。其中vdd为MOS倒相器的电源电压。

如图10所示，累加器电路SUM含有一个耦合电容CP10，它由一组数量上等于MF1和MF2的电容C101和C102组成。CP10的输出端连接到三级串联MOS倒相器I101，I102和I103。最后一级MOS倒相器I103的输出通过反馈电容C103连接到I101的输入端。CP10的输出使I103的输出保持了良好的线性。假设电容C101和C102的输入电压为Vin101和Vin103，I103的输出Vout10可由式(8)表示：

式(8) $\mathrm{Vout}10=-\frac{C101\mathrm{Vin}101+C102\mathrm{Vin}72}{C103}---\left(8\right)$ 其中V101，V102和V103为比照于基准电压Vr的电压。电容量之比为C101∶C102∶C103＝1∶1∶2。由此反相累加值的归一化输出结果可由式(9)表示：

式(9) $\mathrm{Vout}10=-\frac{\mathrm{Vin}101+\mathrm{Vin}102}{2}---\left(9\right)$ 由于做了归一化，最大电压值被限定在电源电压以内。

最后一级I103的输出通过接地电容C104接于地。第二倒相器I102的输出通过一对平衡电阻R101和R102连接到电源电压Vdd和地。通过这样一种结构，带有反馈电路的倒相放大电路防止了晶振不稳定。

以上匹配滤波器电路，由于电容耦合模拟***进行加法运算，与数字电路相比体积大大减小，而且由于并行加法运算，处理速度快。因为采样和保持电路及加法器的输入输出都是电压信号，功耗低。

加法部分的输出精度取决于MOS倒相器特性和电容器的电容比的离散程度。倒相器的(性能)离散程度可通过把它们紧密配置来加以减少。电容器电容量的精度可通过把许多电容连成电容器组的办法来加以改善。

图11展示了第二实施例的匹配滤波器电路结构。

在第二实施例中采样和保持电路的数量是图2所示的电路的2倍，它们并接于一个输入电压V11。采样和保持电路被划分为两组，第一组为SH1至SH6，第二组为SH7至SH12。第一组由时钟信号CLK1(没有图示)所驱动，第二组由时钟信号CLK2所驱动。即第一和第二组间时间上互相延迟Tc/2。从SH1至SH6得到的采样和保持电路高电平输出VH输入到加法器ADD21相加，低电平输出VL输入到加法器ADD24相加。ADD21和ADD23的输出由ADD25相加，ADD22和ADD24连同ADD25的输出都输入到ADD26。在加法器ADD21至ADD23中，耦合电容器的数量增加到6个，比图6所示电路的数量要多。所以反馈电容C64的电容量设置为图6中的2倍。加法器ADD25和ADD26分别与图7和图8所示结构相同。

作为第二种具体化方案，当采用了一体化结构时，实现电路小型化和高速化是有效的。而第一种具体化方案，当2个匹配滤波器并行使用时，灵活应用更多采样成为可能。

在本发明所述匹配滤波器电路中，采样和保持电路被分为两组，控制电路通过序列工作脉冲交替闭合第一组的开关，同时通过把序列工作脉冲延迟1/2交替闭合第二组的开关。因而使倍速采样成为可能。

Claims (8)

1.一种匹配滤波器电路，用于扩频通信，包括：

(1)多个采样和保持电路，每个包括：

  1)连接于输入电压的开关，

  2)连接于所述开关输出端的第一电容，

  3)与上述第一电容输出端相连的，由奇数个数MOS倒相器组成的第一倒相放大部分，

  4)其输入连接于上述第一倒相放大部分输出端的第一反馈电容，以及

  5)第一和第二多路复用器，用于交替输出前述第一倒相放大部分的输出或参考电压；

(2)第一附加部分包括：

  1)多个第二电容，对应于上述采样和保持电路，上述采样和保持电路的每个输出端与这些电容一一相连，

  2)与上述第二电容的输出端相连接并由奇数个数MOS倒相器组成的第二倒相放大部分，

  3)第二反馈电容，其输入端连接于上述第二倒相放大部分的输出端；

(3)第二附加部分包括：

  1)多个第三电容，对应于上述采样和保持电路，它们中的每一个都连接于第二多路复用器输出端及每个采样和保持电路的第一附加部分的输出端，

  2)与第三电容的输出端汇接并连接的由奇数个数MOS倒相器组成的第三倒相放大部分，

  3)第三反馈电容，其输入端连接于上述第三倒相放大部分的输出端；

(4)减法部分，用于从上述第一附加部分的输出中减去第二附加部分的输出，

(5)控制电路，用于闭合上述采样和保持电路中的一个开关，断开其它开关，并根据预置组合通断上述每个采样和保持电路的第一和第二多路复用器；

其中，上述采样和保持电路被划分为两组，上述控制电路在每一工作脉冲(chip time)内连续闭合上述第一组电路的开关之一，同时，在相对于第一组电路工作脉冲延时1/2，连续闭合第二组电路开关之一。

2.根据权利要求1所述匹配滤波器电路，上述第一和第二组中所说的采样和保持电路，被划分若干组，每组包括：

(1)第四附加部分，其输入端连接于上述第一多路复用器的输出端，所有组的第四附加部分的输出端均输入到上述第二附加部分，而第四附加部分包括：

(a)多个第四级电容，每个都连接到一个上述每一采样和保持电路的第一多路复用器的输出端，

(b)与第四级电容的输出端共接并由奇数个数MOS组成的第四级倒相放大部分，

(c)第四级反馈电容，其输入端连接于上述第四倒相放大部分的输出端，以及

(2)第五附加部分，连接到上述第二多路复用器上，所有组的第五附加部分的输出端均输入到上述第一附加部分，而该第五附加部分包括：

(a)多个第五级电容，每个都输入上述每一采样和保持电路的第二多路复用器的输出以及第一附加部分的输出；

(b)与第五级电容的输出端共接于并奇数个数MOS倒相器组成的第五倒相放大部分；

(c)第五级反馈电容，输入端连接于上述第五倒相放大部分的输出端，

3.根据权利要求1所述匹配滤波器电路，其中基准电压由一个基准电压产生电路产生，该电路包括：一个由奇数个数MOS倒相器组成的第六倒相放大部分，和其输入端连接于第六倒相放大部分输出端的第六反馈电容。

4.根据权利要求1所述匹配滤波器电路，其中接地电容连接于最后一级倒相放大部分输出端与地之间，而上述MOS倒相器的输出端，通过一对在上述最后一级MOS倒相器之前的平衡电阻，接连到电源电压和地。

5.根据权利要求1所述匹配滤波器电路，其中基准电压被设置成上述MOS倒相器电源电压的1/2。

6.根据权利要求1所述匹配滤波器电路，其中控制电路控制所有的采样和保持电路，使采样和保持电路的状态轮流改变。

7.根据权利要求1所述匹配滤波器电路，其中第一多路复用器交替输出第一倒相放大部分或基准电压的输出，而第二多路复用器通过逆选择第一多路复用器，交替输出第一倒相放大部分或基准电压的输出。

8.根据权利要求1所述匹配滤波器电路，其中第一多路复用器和第二多路复用器中的一个输出第一倒相放大部分输出值，或者它们两个都输出基准电压值。

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