JP3300806B2 - マッチドフィルタ - Google Patents
マッチドフィルタInfo
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- JP3300806B2 JP3300806B2 JP2572697A JP2572697A JP3300806B2 JP 3300806 B2 JP3300806 B2 JP 3300806B2 JP 2572697 A JP2572697 A JP 2572697A JP 2572697 A JP2572697 A JP 2572697A JP 3300806 B2 JP3300806 B2 JP 3300806B2
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Description
【0001】
【発明の属する技術分野】本発明は、入力信号と所定の
符号系列との相関を検出するためのマッチドフィルタ
(整合フィルタ)に関する。
符号系列との相関を検出するためのマッチドフィルタ
(整合フィルタ)に関する。
【0002】
【従来の技術】DS(Direct Sequence)方式のスペク
トラム拡散(SS)通信方式においては、送信信号の拡
散符号系列のタイミングと受信機内で用意する拡散符号
系列の発生タイミングを例えば1チップ以内の精度で推
定し、受信機側の拡散符号発生器をそのタイミングで動
作開始させるいわゆる同期捕捉が行なわれる。この同期
捕捉を行なう方法として、(1)スライディング相関器
を用いる方法、および、(2)マッチドフィルタを用い
る方法が知られている。
トラム拡散(SS)通信方式においては、送信信号の拡
散符号系列のタイミングと受信機内で用意する拡散符号
系列の発生タイミングを例えば1チップ以内の精度で推
定し、受信機側の拡散符号発生器をそのタイミングで動
作開始させるいわゆる同期捕捉が行なわれる。この同期
捕捉を行なう方法として、(1)スライディング相関器
を用いる方法、および、(2)マッチドフィルタを用い
る方法が知られている。
【0003】(1)のスライディング相関器を用いる方
法は、受信機において拡散符号をとりあえず適当なタイ
ミングで発生させ、そのタイミングを少しずつずらしな
がら受信を試みる方法である。受信信号と受信機内で発
生させた拡散符号とを乗積し、ローパスフィルタを通過
させる。受信信号の拡散符号の位相と受信機内で発生中
の拡散符号の位相とが一致しているときには、ローパス
フィルタの出力に大振幅の信号が得られるが、拡散符号
の位相が一致していないときには拡散符号の自己相関関
数で与えられる低いレベルの信号となる。そこで、ロー
パスフィルタの出力が所定レベル以下であるときには、
拡散符号系列発生器により発生される拡散符号の位相を
若干進めるか遅らせる。この操作を繰り返し行うことに
より、送信信号の拡散符号の位相と受信機内で発生する
拡散符号の位相を一致させる方法である。
法は、受信機において拡散符号をとりあえず適当なタイ
ミングで発生させ、そのタイミングを少しずつずらしな
がら受信を試みる方法である。受信信号と受信機内で発
生させた拡散符号とを乗積し、ローパスフィルタを通過
させる。受信信号の拡散符号の位相と受信機内で発生中
の拡散符号の位相とが一致しているときには、ローパス
フィルタの出力に大振幅の信号が得られるが、拡散符号
の位相が一致していないときには拡散符号の自己相関関
数で与えられる低いレベルの信号となる。そこで、ロー
パスフィルタの出力が所定レベル以下であるときには、
拡散符号系列発生器により発生される拡散符号の位相を
若干進めるか遅らせる。この操作を繰り返し行うことに
より、送信信号の拡散符号の位相と受信機内で発生する
拡散符号の位相を一致させる方法である。
【0004】この方法によれば、最悪でも、拡散符号系
列の1周期に対応する回数だけ拡散符号発生器の位相を
ずらすことにより、位相を同期させることができるが、
拡散符号発生器がある位相で動作しているとき、それが
適切な位相であるか否かを調べるのに拡散符号系列1周
期分の時間を必要とするため、この方法では、同期捕捉
が完了するまでに、最大で、(拡散符号系列の1周期の
時間)×(拡散符号長)の時間を要することとなる。
列の1周期に対応する回数だけ拡散符号発生器の位相を
ずらすことにより、位相を同期させることができるが、
拡散符号発生器がある位相で動作しているとき、それが
適切な位相であるか否かを調べるのに拡散符号系列1周
期分の時間を必要とするため、この方法では、同期捕捉
が完了するまでに、最大で、(拡散符号系列の1周期の
時間)×(拡散符号長)の時間を要することとなる。
【0005】前記(2)のマッチドフィルタを用いる方
法は、マッチドフィルタを用いて相関値の検出を瞬時に
行う方法であり、短時間に同期捕捉をすることができ
る。マッチドフィルタの受信端からSS変調信号を連続
して入力すると、その出力側には時々刻々の相関値が次
々にあらわれるため、拡散符号系列1周期分の時間だけ
該マッチドフィルタの出力を観察することにより、相関
値のピークを検出することができる。このマッチドフィ
ルタを用いる方法によれば拡散符号系列1周期に対応す
る時間で同期捕捉を完了することができる。
法は、マッチドフィルタを用いて相関値の検出を瞬時に
行う方法であり、短時間に同期捕捉をすることができ
る。マッチドフィルタの受信端からSS変調信号を連続
して入力すると、その出力側には時々刻々の相関値が次
々にあらわれるため、拡散符号系列1周期分の時間だけ
該マッチドフィルタの出力を観察することにより、相関
値のピークを検出することができる。このマッチドフィ
ルタを用いる方法によれば拡散符号系列1周期に対応す
る時間で同期捕捉を完了することができる。
【0006】図5に従来のマッチドフィルタの構成例を
示す。この例においては、拡散符号系列の長さはNビッ
トとされている。この図において、110は入力端子、
1201〜120N-1はそれぞれ入力信号を単位時間τだ
け遅延する遅延回路であり、入力端子110から入力さ
れる受信信号が順次遅延されるように、各遅延回路12
01〜120N-1は直列に接続されている。したがって、
入力端子110に受信信号X(t)が入力される時点に
おいて、遅延回路120i(i=1〜N−1)の出力に
はiτ時間前の入力信号X(t−iτ)が出力されるこ
ととなる。
示す。この例においては、拡散符号系列の長さはNビッ
トとされている。この図において、110は入力端子、
1201〜120N-1はそれぞれ入力信号を単位時間τだ
け遅延する遅延回路であり、入力端子110から入力さ
れる受信信号が順次遅延されるように、各遅延回路12
01〜120N-1は直列に接続されている。したがって、
入力端子110に受信信号X(t)が入力される時点に
おいて、遅延回路120i(i=1〜N−1)の出力に
はiτ時間前の入力信号X(t−iτ)が出力されるこ
ととなる。
【0007】1300〜130N-1は乗算器であり、それ
ぞれ、前記入力端子110あるいは遅延回路1201〜
120N-1から出力される受信信号X(t−iτ)(i
=0〜N−1)と図示しない拡散符号生成器により生成
された拡散符号系列の対応するビットdi(i=0〜N
−1)との乗算を行う。ここで、各ビットdiは「+
1」または「−1」の値とされている。したがって、拡
散符号系列の対応するビットの値が「+1」であるとき
は当該受信信号はそのまま出力され、「−1」であると
きは当該受信信号はその極性が反転されて出力されるこ
ととなる。
ぞれ、前記入力端子110あるいは遅延回路1201〜
120N-1から出力される受信信号X(t−iτ)(i
=0〜N−1)と図示しない拡散符号生成器により生成
された拡散符号系列の対応するビットdi(i=0〜N
−1)との乗算を行う。ここで、各ビットdiは「+
1」または「−1」の値とされている。したがって、拡
散符号系列の対応するビットの値が「+1」であるとき
は当該受信信号はそのまま出力され、「−1」であると
きは当該受信信号はその極性が反転されて出力されるこ
ととなる。
【0008】140は加算器であり、前記各乗算器13
00〜130N-1からの出力がこの加算器140により加
算されて出力端子150から出力される。すなわち、出
力端子150からは次の式(1)に示す相関出力Y
(t)が得られる。
00〜130N-1からの出力がこの加算器140により加
算されて出力端子150から出力される。すなわち、出
力端子150からは次の式(1)に示す相関出力Y
(t)が得られる。
【数1】 したがって、拡散符号系列の1周期の期間、前記加算器
140の出力Y(t)を観察することにより、前記入力
信号と拡散符号系列との相関値のピークを検出すること
ができ、迅速に同期捕捉を行うことができる。
140の出力Y(t)を観察することにより、前記入力
信号と拡散符号系列との相関値のピークを検出すること
ができ、迅速に同期捕捉を行うことができる。
【0009】なお、このようなマッチドフィルタとして
は、CCD(Charge Coupled Device)やSAW(Surfa
ce Acoustic Wave)素子を使用したアナログ遅延線を使
用したもの、あるいは、受信信号をデジタルデータに変
換してシフトレジスタを遅延回路として使用するデジタ
ル回路によるものなどが知られている。
は、CCD(Charge Coupled Device)やSAW(Surfa
ce Acoustic Wave)素子を使用したアナログ遅延線を使
用したもの、あるいは、受信信号をデジタルデータに変
換してシフトレジスタを遅延回路として使用するデジタ
ル回路によるものなどが知られている。
【0010】
【発明が解決しようとする課題】前述したように、上記
(1)のスライディング相関器を用いる同期捕捉方法
は、単位時間当たりの消費電力は少ないものの同期捕捉
までに多くの時間を必要とし、常時同期捕捉動作を行な
う場合には、結局多くの電力を消費することとなる。
(1)のスライディング相関器を用いる同期捕捉方法
は、単位時間当たりの消費電力は少ないものの同期捕捉
までに多くの時間を必要とし、常時同期捕捉動作を行な
う場合には、結局多くの電力を消費することとなる。
【0011】また、上記(2)のマッチドフィルタを用
いる同期捕捉方法は、短時間で同期捕捉をすることがで
きるものの、アナログ型のマッチドフィルタは、消費電
力は小さいが、演算精度のバラ付きが大きいという問題
点がある。また、デジタル型のものは、上述した多くの
乗算および加算を行なうことが必要なため回路規模が大
きく、消費電力も大きくなるという問題点がある。特
に、同期捕捉のためにダブルサンプリングを行なう場合
のようにサンプリング数が多くなる場合には、より回路
規模が大きくなってしまう。このことは、例えば携帯通
信端末にマッチドフィルタを使用しようとする場合には
非常に大きな問題となる。
いる同期捕捉方法は、短時間で同期捕捉をすることがで
きるものの、アナログ型のマッチドフィルタは、消費電
力は小さいが、演算精度のバラ付きが大きいという問題
点がある。また、デジタル型のものは、上述した多くの
乗算および加算を行なうことが必要なため回路規模が大
きく、消費電力も大きくなるという問題点がある。特
に、同期捕捉のためにダブルサンプリングを行なう場合
のようにサンプリング数が多くなる場合には、より回路
規模が大きくなってしまう。このことは、例えば携帯通
信端末にマッチドフィルタを使用しようとする場合には
非常に大きな問題となる。
【0012】そこで、本発明は、乗算をデジタル処理で
実行し、乗算結果の加算をアナログ演算により実行する
ようにして、前述したアナログ型とデジタル型の特長を
合わせ持ち、回路規模が小さく、消費電力の少ないマッ
チドフィルタを提供することを目的としている。
実行し、乗算結果の加算をアナログ演算により実行する
ようにして、前述したアナログ型とデジタル型の特長を
合わせ持ち、回路規模が小さく、消費電力の少ないマッ
チドフィルタを提供することを目的としている。
【0013】
【課題を解決するための手段】上記目的を達成するため
に、本発明のマッチドフィルタは、入力信号をサンプリ
ングして所定ビット数のデジタルデータに変換するアナ
ログデジタル変換器と、該アナログデジタル変換器の出
力が入力される所定の段数を有するシフトレジスタと、
前記シフトレジスタの各段に対応して設けられ、前記シ
フトレジスタの対応する段から出力される前記所定ビッ
ト数のデジタルデータと拡散符号系列の対応するビット
との排他的論理和演算をそれぞれ行ない前記所定ビット
数のデジタルデータを出力する複数の排他的論理和回路
と、前記各排他的論理和回路からの出力を加算するアナ
ログ加算器とを有し、前記アナログ加算器は、前記各排
他的論理和回路からの前記所定ビット数のデジタルデー
タのうちそれぞれの対応する同一のビット重みを有する
データが入力される前記所定ビット数に対応する数の第
1のアナログ加算回路と、前記各第1のアナログ加算回
路からの出力を加算する第2のアナログ加算回路とを有
し、前記各第1のアナログ加算回路は、前記各排他的論
理和回路からの同一のビット重みを有するデータの値に
対応する電圧を入力としてその和を出力するものであ
り、前記第2のアナログ加算回路は、前記各第1のアナ
ログ加算回路からの出力に対し、それぞれのビット重み
に対応する重みを付加して加算するものとされている。
に、本発明のマッチドフィルタは、入力信号をサンプリ
ングして所定ビット数のデジタルデータに変換するアナ
ログデジタル変換器と、該アナログデジタル変換器の出
力が入力される所定の段数を有するシフトレジスタと、
前記シフトレジスタの各段に対応して設けられ、前記シ
フトレジスタの対応する段から出力される前記所定ビッ
ト数のデジタルデータと拡散符号系列の対応するビット
との排他的論理和演算をそれぞれ行ない前記所定ビット
数のデジタルデータを出力する複数の排他的論理和回路
と、前記各排他的論理和回路からの出力を加算するアナ
ログ加算器とを有し、前記アナログ加算器は、前記各排
他的論理和回路からの前記所定ビット数のデジタルデー
タのうちそれぞれの対応する同一のビット重みを有する
データが入力される前記所定ビット数に対応する数の第
1のアナログ加算回路と、前記各第1のアナログ加算回
路からの出力を加算する第2のアナログ加算回路とを有
し、前記各第1のアナログ加算回路は、前記各排他的論
理和回路からの同一のビット重みを有するデータの値に
対応する電圧を入力としてその和を出力するものであ
り、前記第2のアナログ加算回路は、前記各第1のアナ
ログ加算回路からの出力に対し、それぞれのビット重み
に対応する重みを付加して加算するものとされている。
【0014】また、前記アナログデジタル変換器は、容
量結合と反転増幅器とからなる所定数のスレッシュホー
ルド回路と、該所定数のスレッシュホールド回路の出力
が入力されるエンコーダとにより構成されているもので
ある。
量結合と反転増幅器とからなる所定数のスレッシュホー
ルド回路と、該所定数のスレッシュホールド回路の出力
が入力されるエンコーダとにより構成されているもので
ある。
【0015】遅延回路としてシフトレジスタを使用して
いるため、アナログ遅延素子を用いる場合のように遅延
処理中に誤差が蓄積することがなく、消費電力も少なく
することができる。また、排他的論理和回路により乗算
を行なっているので、乗算のための回路を非常に簡単に
構成することができる。さらに、入力されるデジタル信
号をアナログ的に加算するアナログ加算器を使用してい
るので、低消費電力、かつ、高速高精度に演算を実行す
ることができる。
いるため、アナログ遅延素子を用いる場合のように遅延
処理中に誤差が蓄積することがなく、消費電力も少なく
することができる。また、排他的論理和回路により乗算
を行なっているので、乗算のための回路を非常に簡単に
構成することができる。さらに、入力されるデジタル信
号をアナログ的に加算するアナログ加算器を使用してい
るので、低消費電力、かつ、高速高精度に演算を実行す
ることができる。
【0016】
【発明の実施の形態】図1は、本発明のマッチドフィル
タの一実施の形態の構成を示すブロック図である。この
図において、1は受信信号などのアナログ信号が印加さ
れる入力端子、2は前記入力端子1から入力されるアナ
ログ信号を、サンプリングクロックclkに応じてサンプ
リングしてMビットのデジタルデータに変換するアナロ
グデジタル変換器(A/D変換器)、3は該A/D変換
器2から各サンプリングタイミングごとに出力されるM
ビットのデジタルデータをその各段に格納するN段構成
のシフトレジスタ、41〜4Nは前記シフトレジスタ3の
各段にそれぞれ対応して設けられ、前記シフトレジスタ
3の対応する段から出力される前記Mビットのデジタル
データと図示しない拡散符号発生器において生成された
拡散符号系列の対応するビットとの排他的論理和演算を
行う排他的論理和回路(XOR回路)、5は前記XOR
回路41〜4Nの出力を加算するアナログ加算器である。
タの一実施の形態の構成を示すブロック図である。この
図において、1は受信信号などのアナログ信号が印加さ
れる入力端子、2は前記入力端子1から入力されるアナ
ログ信号を、サンプリングクロックclkに応じてサンプ
リングしてMビットのデジタルデータに変換するアナロ
グデジタル変換器(A/D変換器)、3は該A/D変換
器2から各サンプリングタイミングごとに出力されるM
ビットのデジタルデータをその各段に格納するN段構成
のシフトレジスタ、41〜4Nは前記シフトレジスタ3の
各段にそれぞれ対応して設けられ、前記シフトレジスタ
3の対応する段から出力される前記Mビットのデジタル
データと図示しない拡散符号発生器において生成された
拡散符号系列の対応するビットとの排他的論理和演算を
行う排他的論理和回路(XOR回路)、5は前記XOR
回路41〜4Nの出力を加算するアナログ加算器である。
【0017】このように構成された本発明のマッチドフ
ィルタにおいて、入力端子1から入力される受信信号
は、A/D変換器2においてサンプリングクロックclk
毎にサンプリングされMビットのデジタルデータX(x
1,x2,…,xM)に変換される(以下、1サンプル分
のデジタルデータをXで表し、その各ビットをx1,
x2,…,xMのように表すこととする。)。すなわち、
A/D変換器2からは、受信信号の負の最大値〜正の最
大値までを2M段階に量子化して得られたMビットのデ
ジタルデータXが出力される。
ィルタにおいて、入力端子1から入力される受信信号
は、A/D変換器2においてサンプリングクロックclk
毎にサンプリングされMビットのデジタルデータX(x
1,x2,…,xM)に変換される(以下、1サンプル分
のデジタルデータをXで表し、その各ビットをx1,
x2,…,xMのように表すこととする。)。すなわち、
A/D変換器2からは、受信信号の負の最大値〜正の最
大値までを2M段階に量子化して得られたMビットのデ
ジタルデータXが出力される。
【0018】なお、このデジタルデータXのビット数M
は使用目的に応じていかなるビット数としても良いが、
通常は1〜4ビット程度とするのが適当である。このビ
ット数を小さくすれば回路規模を小さくすることが可能
であり、例えば、DS−CDMA信号の初期同期をとる
ためには、M=1ビットとした場合であっても充分に所
望の精度を得ることができる。
は使用目的に応じていかなるビット数としても良いが、
通常は1〜4ビット程度とするのが適当である。このビ
ット数を小さくすれば回路規模を小さくすることが可能
であり、例えば、DS−CDMA信号の初期同期をとる
ためには、M=1ビットとした場合であっても充分に所
望の精度を得ることができる。
【0019】前記A/D変換器2から出力されるデジタ
ルデータXは、シフトレジスタ3に入力される。シフト
レジスタ3には前記サンプリングクロックclkがシフト
クロックとして印加されており、前記A/D変換器2の
出力Xは前記シフトクロックclkに応じて順次後段にシ
フトされる。このシフトレジスタ3の段数Nは、拡散符
号系列の1周期に等しい段数とされている。なお、各段
の出力をXi(i=1〜N)と表すこととする。各出力
Xiはそれぞれxi1,xi2,…,xiMの各ビットから構
成されている。
ルデータXは、シフトレジスタ3に入力される。シフト
レジスタ3には前記サンプリングクロックclkがシフト
クロックとして印加されており、前記A/D変換器2の
出力Xは前記シフトクロックclkに応じて順次後段にシ
フトされる。このシフトレジスタ3の段数Nは、拡散符
号系列の1周期に等しい段数とされている。なお、各段
の出力をXi(i=1〜N)と表すこととする。各出力
Xiはそれぞれxi1,xi2,…,xiMの各ビットから構
成されている。
【0020】前記シフトレジスタ3の各段の出力X1〜
XNはそれぞれ対応して設けられた排他的論理和回路41
〜4Nの一方の入力に印加される。各排他的論理和回路
41〜4Nの他方の入力には、拡散符号系列の対応するビ
ット(またはその反転されたビット)di(i=1〜
N)がそれぞれ印加されており、各排他的論理和回路4
iにおいて、前記シフトレジスタ3の各段から出力され
るMビットのデジタルデータXiと前記拡散符号系列の
対応するビットdiとの排他的論理和演算が実行され
る。ここで、前記拡散符号系列のビットdiは「1」ま
たは「0」の値をとるようになされている。したがっ
て、di=0のときはXiはそのまま出力され、di=1
のときはXiの各ビット(x1,x2,…,xM)は反転さ
れて出力される。すなわち、各排他的論理和回路4iの
出力Xiは、di=1のときは入力Xiの極性を反転した
値となり、di=0のときは入力Xiがそのまま出力され
る。このようにして、排他的論理和回路41〜4Nにおい
て、拡散符号系列の対応するビットdiとサンプリング
された入力信号Xiとの乗算が実行される。
XNはそれぞれ対応して設けられた排他的論理和回路41
〜4Nの一方の入力に印加される。各排他的論理和回路
41〜4Nの他方の入力には、拡散符号系列の対応するビ
ット(またはその反転されたビット)di(i=1〜
N)がそれぞれ印加されており、各排他的論理和回路4
iにおいて、前記シフトレジスタ3の各段から出力され
るMビットのデジタルデータXiと前記拡散符号系列の
対応するビットdiとの排他的論理和演算が実行され
る。ここで、前記拡散符号系列のビットdiは「1」ま
たは「0」の値をとるようになされている。したがっ
て、di=0のときはXiはそのまま出力され、di=1
のときはXiの各ビット(x1,x2,…,xM)は反転さ
れて出力される。すなわち、各排他的論理和回路4iの
出力Xiは、di=1のときは入力Xiの極性を反転した
値となり、di=0のときは入力Xiがそのまま出力され
る。このようにして、排他的論理和回路41〜4Nにおい
て、拡散符号系列の対応するビットdiとサンプリング
された入力信号Xiとの乗算が実行される。
【0021】各排他的論理和回路41〜4Nからの乗算結
果データX’i(i=1〜N)は、アナログ加算器5に
入力され、このアナログ加算器5においてアナログ的に
加算される。その結果、出力端子6から前記式(1)に
示す相関出力電圧Y(t)を得ることができる。
果データX’i(i=1〜N)は、アナログ加算器5に
入力され、このアナログ加算器5においてアナログ的に
加算される。その結果、出力端子6から前記式(1)に
示す相関出力電圧Y(t)を得ることができる。
【0022】このアナログ加算器5の一構成例につい
て、図2を参照して詳細に説明する。この図において、
41〜4Nは前述した排他的論理和回路であり、各排他的
論理和回路41〜4Nには、前述したように、前記シフト
レジスタ3のそれぞれ対応する段1〜Nからのデジタル
データに変換された入力信号X1〜XNが入力されてい
る。ここで、前述のように各データX1〜XNはそれぞれ
Mビットのデジタルデータであり、データXiは
(xi1,xi2,・・・,xiM)の各ビットからなってい
る。ここで、xi1は第1ビット(最下位ビット)、xiM
は第Mビット(最上位ビット)であり、各ビットのビッ
ト重みは、20、21・・・2M-1となっている。
て、図2を参照して詳細に説明する。この図において、
41〜4Nは前述した排他的論理和回路であり、各排他的
論理和回路41〜4Nには、前述したように、前記シフト
レジスタ3のそれぞれ対応する段1〜Nからのデジタル
データに変換された入力信号X1〜XNが入力されてい
る。ここで、前述のように各データX1〜XNはそれぞれ
Mビットのデジタルデータであり、データXiは
(xi1,xi2,・・・,xiM)の各ビットからなってい
る。ここで、xi1は第1ビット(最下位ビット)、xiM
は第Mビット(最上位ビット)であり、各ビットのビッ
ト重みは、20、21・・・2M-1となっている。
【0023】前述したように、前記排他的論理和回路4
1〜4Nにおいて拡散符号系列の対応するビットd1〜dN
との排他的論理和演算が行なわれ、各排他的論理和回路
41〜4Nからはそれぞれ対応する出力X’1〜X’Nが出
力される。ここで、X’iは(x’i1,x’i2,・・
・,x’iM)のMビットのデータである。
1〜4Nにおいて拡散符号系列の対応するビットd1〜dN
との排他的論理和演算が行なわれ、各排他的論理和回路
41〜4Nからはそれぞれ対応する出力X’1〜X’Nが出
力される。ここで、X’iは(x’i1,x’i2,・・
・,x’iM)のMビットのデータである。
【0024】これらの入力信号X’iの各ビットx’i1
〜x’iMはそれぞれのビット重みに対応して設けられた
加算器71〜7Mに入力される。すなわち、前記各排他的
論理和回路41〜4Nの各出力X’1〜X’Nのうちの各第
1ビット、すなわちx’11、x’21、・・・、x’N1は
加算器71に印加され、第2ビットx’12、x’22、・
・・、x’N2は加算器72に印加され、以下同様にし
て、それぞれのビット位置に対応して設けられた加算器
7j(j=1〜M)に印加される。
〜x’iMはそれぞれのビット重みに対応して設けられた
加算器71〜7Mに入力される。すなわち、前記各排他的
論理和回路41〜4Nの各出力X’1〜X’Nのうちの各第
1ビット、すなわちx’11、x’21、・・・、x’N1は
加算器71に印加され、第2ビットx’12、x’22、・
・・、x’N2は加算器72に印加され、以下同様にし
て、それぞれのビット位置に対応して設けられた加算器
7j(j=1〜M)に印加される。
【0025】各加算器7j(j=1〜M)にはそれぞれ
N個の入力キャパシタンスC1j〜CNjが設けられてお
り、前記排他的論理和回路41〜4Nからの各ビットの出
力がそれぞれ対応する加算器の対応する入力キャパシタ
ンスCijに接続されている。
N個の入力キャパシタンスC1j〜CNjが設けられてお
り、前記排他的論理和回路41〜4Nからの各ビットの出
力がそれぞれ対応する加算器の対応する入力キャパシタ
ンスCijに接続されている。
【0026】図示するように、各加算器71〜7Mの内部
には、それぞれ、3INVと記載した反転増幅器81〜
8Mが設けられており、前記各入力キャパシタンスC1j
〜CNjは対応する反転増幅器8jの入力側に接続されて
いる。また、各反転増幅器8jの出力はそれぞれ当該加
算器7jの出力とされるとともに、各反転増幅器8jの入
力側と出力側との間には、それぞれフィードバックキャ
パシタンスCfjが接続されている。
には、それぞれ、3INVと記載した反転増幅器81〜
8Mが設けられており、前記各入力キャパシタンスC1j
〜CNjは対応する反転増幅器8jの入力側に接続されて
いる。また、各反転増幅器8jの出力はそれぞれ当該加
算器7jの出力とされるとともに、各反転増幅器8jの入
力側と出力側との間には、それぞれフィードバックキャ
パシタンスCfjが接続されている。
【0027】さらに、各加算器71〜7Mの出力は、それ
ぞれ、加算器9の入力キャパシタンスC1〜CMに接続さ
れている。この加算器9は、前記加算器71〜7Mと同様
に、前記各入力キャパシタンスC1〜CMが反転増幅器1
0の入力側に接続されており、反転増幅器10の入力と
出力との間にはフィードバックキャパシタンスCfが接
続されている。この反転増幅器10の出力は出力端子6
に接続されている。
ぞれ、加算器9の入力キャパシタンスC1〜CMに接続さ
れている。この加算器9は、前記加算器71〜7Mと同様
に、前記各入力キャパシタンスC1〜CMが反転増幅器1
0の入力側に接続されており、反転増幅器10の入力と
出力との間にはフィードバックキャパシタンスCfが接
続されている。この反転増幅器10の出力は出力端子6
に接続されている。
【0028】上述のように、各加算器71〜7Mおよび
9は同一の構成とされており、これら加算器の動作につ
いて、図3を参照して詳細に説明する。この図におい
て、V1、V2、・・・、Vnは入力端子、Voは出力端
子、3INVは前述した反転増幅器である。この反転増
幅器3INVは、CMOSインバータの出力がハイレベ
ルからローレベルあるいはローレベルからハイレベルに
遷移する部分を利用して、インバータを増幅器として使
用しているものであり、奇数段、例えば図示するように
3段直列に接続されたCMOSインバータ51、52お
よび53により構成されている。
9は同一の構成とされており、これら加算器の動作につ
いて、図3を参照して詳細に説明する。この図におい
て、V1、V2、・・・、Vnは入力端子、Voは出力端
子、3INVは前述した反転増幅器である。この反転増
幅器3INVは、CMOSインバータの出力がハイレベ
ルからローレベルあるいはローレベルからハイレベルに
遷移する部分を利用して、インバータを増幅器として使
用しているものであり、奇数段、例えば図示するように
3段直列に接続されたCMOSインバータ51、52お
よび53により構成されている。
【0029】また、C1〜Cnは、それぞれ、前記入力端
子V1〜Vnと前記反転増幅器3INVの入力側の点Bと
の間に接続された入力キャパシタンス、Cfは前記反転
増幅器3INVの出力端子Voと入力側の点Bとの間に
接続されたフィードバックキャパシタンスである。な
お、抵抗R1およびR2は増幅器のゲインを制御するた
めに、また、キャパシタンスCgは位相調整のためにそ
れぞれ設けられているものであり、いずれも、この反転
増幅器3INVの発振を防止するためのものである。
子V1〜Vnと前記反転増幅器3INVの入力側の点Bと
の間に接続された入力キャパシタンス、Cfは前記反転
増幅器3INVの出力端子Voと入力側の点Bとの間に
接続されたフィードバックキャパシタンスである。な
お、抵抗R1およびR2は増幅器のゲインを制御するた
めに、また、キャパシタンスCgは位相調整のためにそ
れぞれ設けられているものであり、いずれも、この反転
増幅器3INVの発振を防止するためのものである。
【0030】このように構成された加算器において、前
記反転増幅器3INVの電圧増幅率は非常に大きいため
この反転増幅器3INVの入力側のB点における電圧は
ほぼ一定の値となり、このB点の電圧をVbとする。こ
のとき、B点は各入力キャパシタンスC1〜Cn、フィー
ドバックキャパシタンスCfおよびCMOSインバータ
51を構成するトランジスタのゲートに接続された点で
あり、いずれの電源からもフローティング状態にある点
である。
記反転増幅器3INVの電圧増幅率は非常に大きいため
この反転増幅器3INVの入力側のB点における電圧は
ほぼ一定の値となり、このB点の電圧をVbとする。こ
のとき、B点は各入力キャパシタンスC1〜Cn、フィー
ドバックキャパシタンスCfおよびCMOSインバータ
51を構成するトランジスタのゲートに接続された点で
あり、いずれの電源からもフローティング状態にある点
である。
【0031】したがって、初期状態において、各キャパ
シタンスに蓄積されている電荷が0であるとすると、入
力電圧V1〜Vnが印加された後においても、このB点を
基準としてみたときの各キャパシタンスに蓄積される電
荷の総量は0となる。これにより、次の電荷保存式が成
立する。
シタンスに蓄積されている電荷が0であるとすると、入
力電圧V1〜Vnが印加された後においても、このB点を
基準としてみたときの各キャパシタンスに蓄積される電
荷の総量は0となる。これにより、次の電荷保存式が成
立する。
【数2】
【0032】ここで、前記B点の電圧Vbを反転増幅器
3INVに印加される電源電圧の1/2とするとダイナ
ミックレンジを最大とすることができるため、前記電圧
Vbは、通常、電源が+Vddと接地電位により供給され
ているときはVb=Vdd/2とし、電源が正負両電圧で
あるときはVb=0となるように設定される。ここで
は、電源電圧が+Vddと接地電位とされており、Vb=
Vdd/2とされているものとする。したがって、前記式
(2)より次の式(3)を導くことができる。
3INVに印加される電源電圧の1/2とするとダイナ
ミックレンジを最大とすることができるため、前記電圧
Vbは、通常、電源が+Vddと接地電位により供給され
ているときはVb=Vdd/2とし、電源が正負両電圧で
あるときはVb=0となるように設定される。ここで
は、電源電圧が+Vddと接地電位とされており、Vb=
Vdd/2とされているものとする。したがって、前記式
(2)より次の式(3)を導くことができる。
【数3】
【0033】すなわち、反転増幅器3INVからは、
((C1+C2+・・・+Cn+Cf)/(2Cf))Vd
dをオフセット電圧とし、各入力電圧V1、V2、・・
・、Vnにそれぞれ入力キャパシタンスC1、C2、・・
・、CnとフィードバックキャパシタンスCfとの比であ
る係数(C1/Cf、C2/Cf、・・・、Cn/Cf)を
乗算した電圧の和の大きさを有し、極性が反転された出
力電圧Voが出力されることとなる。
((C1+C2+・・・+Cn+Cf)/(2Cf))Vd
dをオフセット電圧とし、各入力電圧V1、V2、・・
・、Vnにそれぞれ入力キャパシタンスC1、C2、・・
・、CnとフィードバックキャパシタンスCfとの比であ
る係数(C1/Cf、C2/Cf、・・・、Cn/Cf)を
乗算した電圧の和の大きさを有し、極性が反転された出
力電圧Voが出力されることとなる。
【0034】ここで、各入力キャパシタンスC1、C2、
・・・、Cnの容量が、次の式(4)に示すように、全
て等しい大きさとされているものとし、また、フィード
バックキャパシタンスCfの容量が式(5)に示すよう
に、全入力キャパシタンスの容量の総和に等しくされて
いるものとする。
・・・、Cnの容量が、次の式(4)に示すように、全
て等しい大きさとされているものとし、また、フィード
バックキャパシタンスCfの容量が式(5)に示すよう
に、全入力キャパシタンスの容量の総和に等しくされて
いるものとする。
【数4】
【数5】
【0035】この場合には、前記式(3)より、次の式
(6)が導かれる。すなわち、出力電圧Voは、各入力
電圧V1〜VNの和の電圧を入力数で割った電圧の極性を
反転した電圧にVddのオフセットを加算した電圧とな
る。
(6)が導かれる。すなわち、出力電圧Voは、各入力
電圧V1〜VNの和の電圧を入力数で割った電圧の極性を
反転した電圧にVddのオフセットを加算した電圧とな
る。
【数6】
【0036】前記排他的論理和回路41〜4Nの「0」出
力として接地電位が出力され、「1」出力として所定の
電圧が出力されるものとし、また、前記加算器71〜7M
において、各入力キャパシタンスC11〜CN1、C12〜C
N2、・・・、C1M〜CNMの容量は全て同一の大きさとさ
れており、また、各フィードバックキャパシタンスCf1
〜CfMの容量も対応する入力キャパシタンスの総和の容
量とされているものとすると、前記式(6)から、各加
算器71〜7Mの出力端子からは、それぞれ、対応する入
力ビットの「1」の数に対応したアナログ出力電圧が出
力されることとなる。
力として接地電位が出力され、「1」出力として所定の
電圧が出力されるものとし、また、前記加算器71〜7M
において、各入力キャパシタンスC11〜CN1、C12〜C
N2、・・・、C1M〜CNMの容量は全て同一の大きさとさ
れており、また、各フィードバックキャパシタンスCf1
〜CfMの容量も対応する入力キャパシタンスの総和の容
量とされているものとすると、前記式(6)から、各加
算器71〜7Mの出力端子からは、それぞれ、対応する入
力ビットの「1」の数に対応したアナログ出力電圧が出
力されることとなる。
【0037】すなわち、加算器71の出力(反転増幅器
81の出力)からは、前記各排他的論理和回路41〜4N
の出力のうちの最下位ビット(X’11、X’21、・・
・、X’N1)の「1」となっているビットの数に対応す
るアナログ電圧が出力され、加算器72の出力には、前
記前記各排他的論理和回路41〜4Nからの各出力のうち
の21のビット(X’12、X’22、・・・、X’N2)の
「1」となっているビットの数に対応するアナログ電圧
が出力され、以下、同様にして対応する重みのビットに
おける「1」の数に対応するアナログ電圧が出力され、
加算器7Mの出力からは、前記前記各排他的論理和回路
41〜4Nからの各出力のうちの2M-1のビット
(X’1M、X’2M、・・・、X’NM)の「1」となって
いるビットの数に対応するアナログ電圧が出力される。
81の出力)からは、前記各排他的論理和回路41〜4N
の出力のうちの最下位ビット(X’11、X’21、・・
・、X’N1)の「1」となっているビットの数に対応す
るアナログ電圧が出力され、加算器72の出力には、前
記前記各排他的論理和回路41〜4Nからの各出力のうち
の21のビット(X’12、X’22、・・・、X’N2)の
「1」となっているビットの数に対応するアナログ電圧
が出力され、以下、同様にして対応する重みのビットに
おける「1」の数に対応するアナログ電圧が出力され、
加算器7Mの出力からは、前記前記各排他的論理和回路
41〜4Nからの各出力のうちの2M-1のビット
(X’1M、X’2M、・・・、X’NM)の「1」となって
いるビットの数に対応するアナログ電圧が出力される。
【0038】また、前記加算器9における各入力キャパ
シタンスC1〜CMの容量が次の式(7)に示すような関
係の大きさとされているものとし、フィードバックキャ
パシタンスCfの容量が式(8)に示すように、入力キ
ャパシタンスC1〜CMの容量の総和に等しい容量とされ
ているものとすると、前記式(3)は次の式(9)のよ
うになる。
シタンスC1〜CMの容量が次の式(7)に示すような関
係の大きさとされているものとし、フィードバックキャ
パシタンスCfの容量が式(8)に示すように、入力キ
ャパシタンスC1〜CMの容量の総和に等しい容量とされ
ているものとすると、前記式(3)は次の式(9)のよ
うになる。
【数7】
【数8】
【数9】
【0039】したがって、加算器9の出力端子6には、
前記各加算器71〜7Mからそれぞれ出力される各ビット
の和の電圧に対して対応する重みを付加して加算した電
圧が得られることとなる。なお、アナログ加算回路の構
成は上述した例に限られることはなく、各排他的論理和
回路から出力されるデジタルデータをアナログ的に加算
することができる回路であれば、いかなる回路であって
もよい。例えば、各排他的論理和回路の出力をアナログ
信号に変換してアナログ加算回路により、加算するよう
にしてもよい。
前記各加算器71〜7Mからそれぞれ出力される各ビット
の和の電圧に対して対応する重みを付加して加算した電
圧が得られることとなる。なお、アナログ加算回路の構
成は上述した例に限られることはなく、各排他的論理和
回路から出力されるデジタルデータをアナログ的に加算
することができる回路であれば、いかなる回路であって
もよい。例えば、各排他的論理和回路の出力をアナログ
信号に変換してアナログ加算回路により、加算するよう
にしてもよい。
【0040】このように、本発明のマッチドフィルタに
よれば、入力信号をデジタル化しているために、遅延回
路としてシフトレジスタを使用することができ容易に遅
延回路を構成することが可能となる。また、排他的論理
和回路により乗算処理を実行することができるため、乗
算回路を簡略化することができる。さらに、アナログ加
算器5において、低消費電力で高速かつ高精度に各排他
的論理和回路からの出力電圧のアナログ加算を実行する
ことができる。特に、前記A/D変換器2の出力ビット
数Mを少なくしたときには、非常に回路規模の小さなも
のとすることができる。
よれば、入力信号をデジタル化しているために、遅延回
路としてシフトレジスタを使用することができ容易に遅
延回路を構成することが可能となる。また、排他的論理
和回路により乗算処理を実行することができるため、乗
算回路を簡略化することができる。さらに、アナログ加
算器5において、低消費電力で高速かつ高精度に各排他
的論理和回路からの出力電圧のアナログ加算を実行する
ことができる。特に、前記A/D変換器2の出力ビット
数Mを少なくしたときには、非常に回路規模の小さなも
のとすることができる。
【0041】さて、前記A/D変換器2としてはどのよ
うな構成のものであっても使用することができるが、消
費電力の少ないA/D変換器について図4を参照して説
明する。なお、説明を簡単にするために、この図におい
ては、出力ビット数Mが2とされている場合の構成が記
載されている。
うな構成のものであっても使用することができるが、消
費電力の少ないA/D変換器について図4を参照して説
明する。なお、説明を簡単にするために、この図におい
ては、出力ビット数Mが2とされている場合の構成が記
載されている。
【0042】図4において破線で囲んだTH1〜TH3
はスレッシュホールド回路であり、これらは同一の構成
を有している。各スレッシュホールド回路TH1〜TH
3は、図示するように、それぞれ一つの例えばCMOS
インバータにより構成された反転増幅器INV1〜IN
V3を有しており、各反転増幅器INV1〜3の入力側
にはそれぞれ4つの入力キャパシタンスが接続されてい
る。また、各反転増幅器INV1〜INV3の出力はエ
ンコーダ60に入力されている。
はスレッシュホールド回路であり、これらは同一の構成
を有している。各スレッシュホールド回路TH1〜TH
3は、図示するように、それぞれ一つの例えばCMOS
インバータにより構成された反転増幅器INV1〜IN
V3を有しており、各反転増幅器INV1〜3の入力側
にはそれぞれ4つの入力キャパシタンスが接続されてい
る。また、各反転増幅器INV1〜INV3の出力はエ
ンコーダ60に入力されている。
【0043】1は前述した受信信号が入力される入力端
子であり、その入力電圧をVinとする。この入力端子1
は各スレッシュホールド回路TH1〜TH3における第
1の入力キャパシタンスC11、C21およびC31に
接続されている。また、各スレッシュホールド回路TH
1〜TH3における第2の入力キャパシタンスC12、
C22およびC32にはそれぞれオフセット電圧Voff
が印加されており、また、第3の入力キャパシタンスC
13、C23およびC33にはそれぞれバイアス電圧V
bが印加されている。また、第4の入力キャパシタンス
C14、C24およびC34はそれぞれ接地電位に接続
されている。
子であり、その入力電圧をVinとする。この入力端子1
は各スレッシュホールド回路TH1〜TH3における第
1の入力キャパシタンスC11、C21およびC31に
接続されている。また、各スレッシュホールド回路TH
1〜TH3における第2の入力キャパシタンスC12、
C22およびC32にはそれぞれオフセット電圧Voff
が印加されており、また、第3の入力キャパシタンスC
13、C23およびC33にはそれぞれバイアス電圧V
bが印加されている。また、第4の入力キャパシタンス
C14、C24およびC34はそれぞれ接地電位に接続
されている。
【0044】このような構成において、第1のスレッシ
ュホールド回路TH1における入力側の容量結合の出力
電圧、すなわち、反転増幅器INV1への入力電圧をV
1とすると、電荷保存則より、次の式(10)が成立す
る。
ュホールド回路TH1における入力側の容量結合の出力
電圧、すなわち、反転増幅器INV1への入力電圧をV
1とすると、電荷保存則より、次の式(10)が成立す
る。
【数10】 したがって、入力V1は次の式(11)のようになる。
【数11】
【0045】この入力電圧V1が反転増幅器INV1の
閾値電圧Vth(通常はVdd/2とされている)以上のと
きに、反転増幅器INV1の出力はローレベルとなる。
閾値電圧Vth(通常はVdd/2とされている)以上のと
きに、反転増幅器INV1の出力はローレベルとなる。
【数12】 従って、端子1からの入力電圧Vinが次式(13)の条
件を満たすときに、前記反転増幅器INV1の出力はロ
ーレベルとなる。
件を満たすときに、前記反転増幅器INV1の出力はロ
ーレベルとなる。
【数13】
【0046】したがって、前記キャパシタンスC13の
容量を制御することにより、このスレッシュホールド回
路TH1の閾値電圧を設定することができる。なお、キ
ャパシタンスC12とオフセット電圧Voffの積はIN
V1のオフセットを解消し得るように設定されている。
容量を制御することにより、このスレッシュホールド回
路TH1の閾値電圧を設定することができる。なお、キ
ャパシタンスC12とオフセット電圧Voffの積はIN
V1のオフセットを解消し得るように設定されている。
【0047】同様にして、各スレッシュホールド回路T
H2およびTH3についても、それぞれの閾値電圧を設
定することができる。したがって、スレッシュホールド
回路TH1、TH2およびTH3の閾電圧を、例えば、
−v、0、vとなるように設定しておくと、入力電圧が
−vよりも低い電圧の時には、スレッシュホールド回路
TH1、TH2およびTH3のいずれの出力もハイレベ
ルのままとなり、入力電圧が−vから0の間にあるとき
は、スレッシュホールド回路TH1の出力がロー、TH
2およびTH3の出力がハイとなり、入力電圧が0から
vの間にあるときには、スレッシュホールド回路TH1
およびTH2の出力がロー、TH3の出力がハイとな
り、入力電圧がvよりも高いときにはスレッシュホール
ド回路TH1〜TH3の出力が全てローとなる。したが
って、これら各スレッシュホールド回路TH1〜TH3
の出力を図示するエンコーダ60に入力することによ
り、各状態に対応する2ビットのデジタル出力(x0,
x1)を出力することができる。
H2およびTH3についても、それぞれの閾値電圧を設
定することができる。したがって、スレッシュホールド
回路TH1、TH2およびTH3の閾電圧を、例えば、
−v、0、vとなるように設定しておくと、入力電圧が
−vよりも低い電圧の時には、スレッシュホールド回路
TH1、TH2およびTH3のいずれの出力もハイレベ
ルのままとなり、入力電圧が−vから0の間にあるとき
は、スレッシュホールド回路TH1の出力がロー、TH
2およびTH3の出力がハイとなり、入力電圧が0から
vの間にあるときには、スレッシュホールド回路TH1
およびTH2の出力がロー、TH3の出力がハイとな
り、入力電圧がvよりも高いときにはスレッシュホール
ド回路TH1〜TH3の出力が全てローとなる。したが
って、これら各スレッシュホールド回路TH1〜TH3
の出力を図示するエンコーダ60に入力することによ
り、各状態に対応する2ビットのデジタル出力(x0,
x1)を出力することができる。
【0048】このような構成とすることにより、非常に
消費電力の少ないA/D変換器にすることができる。な
お、図4の例においては、スレッシュホールド回路を3
個用いて2ビットのデジタルデータにA/D変換してい
るが、前記スレッシュホールド回路の数を多くすること
により、よりビット数の多いデジタルデータに変換する
A/D変換器を構成することができる。
消費電力の少ないA/D変換器にすることができる。な
お、図4の例においては、スレッシュホールド回路を3
個用いて2ビットのデジタルデータにA/D変換してい
るが、前記スレッシュホールド回路の数を多くすること
により、よりビット数の多いデジタルデータに変換する
A/D変換器を構成することができる。
【0049】
【発明の効果】以上説明したように、本発明のマッチド
フィルタによれば、回路規模が小さく、かつ消費電力の
少ないマッチドフィルタを提供することができる。ま
た、容量結合とインバータ回路を用いたアナログ/デジ
タル変換器を使用する本発明のマッチドフィルタによれ
ば、より消費電力を低減することができる。
フィルタによれば、回路規模が小さく、かつ消費電力の
少ないマッチドフィルタを提供することができる。ま
た、容量結合とインバータ回路を用いたアナログ/デジ
タル変換器を使用する本発明のマッチドフィルタによれ
ば、より消費電力を低減することができる。
【図1】 本発明のマッチドフィルタの一実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図2】 本発明のマッチドフィルタにおけるアナログ
加算器の構成例を示すブロック図である。
加算器の構成例を示すブロック図である。
【図3】 図2のアナログ加算器における演算回路の構
成を示す図である。
成を示す図である。
【図4】 本発明のマッチドフィルタにおけるアナログ
デジタル変換器の構成例を示す図である。
デジタル変換器の構成例を示す図である。
【図5】 マッチドフィルタの構成を説明するための図
である。
である。
1、110 入力端子 2 アナログデジタル変換器 3 シフトレジスタ 41〜4N 排他的論理和回路 5 アナログ加算器 6、150 出力端子 71〜7M、9 アナログ加算回路 81〜8M、10 反転増幅器 51〜53 CMOSインバータ 60 エンコーダ 1201〜120N-1 遅延回路 1300〜130N-1 乗算器 140 加算器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−5773(JP,A) 特開 平6−231286(JP,A) 特開 平6−37637(JP,A) 特開 平8−316801(JP,A) 特開 平6−104757(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04B 1/69 - 1/713 H04J 13/00 - 13/06 H03H 17/02 601 H03H 17/06 655
Claims (2)
- 【請求項1】 入力信号をサンプリングして所定ビット
数のデジタルデータに変換するアナログデジタル変換器
と、 該アナログデジタル変換器の出力が入力される所定の段
数を有するシフトレジスタと、 前記シフトレジスタの各段に対応して設けられ、前記シ
フトレジスタの対応する段から出力される前記所定ビッ
ト数のデジタルデータと拡散符号系列の対応するビット
との排他的論理和演算をそれぞれ行ない前記所定ビット
数のデジタルデータを出力する複数の排他的論理和回路
と、 前記各排他的論理和回路からの出力を加算するアナログ
加算器とを有し、 前記アナログ加算器は、前記各排他的論理和回路からの
前記所定ビット数のデジタルデータのうちそれぞれの対
応する同一のビット重みを有するデータが入力される前
記所定ビット数に対応する数の第1のアナログ加算回路
と、前記各第1のアナログ加算回路からの出力を加算す
る第2のアナログ加算回路とを有し、 前記各第1のアナログ加算回路は、前記各排他的論理和
回路からの同一のビット重みを有するデータの値に対応
する電圧を入力としてその和を出力するものであり、 前記第2のアナログ加算回路は、前記各第1のアナログ
加算回路からの出力に対し、それぞれのビット重みに対
応する重みを付加して加算するものである ことを特徴と
するマッチドフィルタ。 - 【請求項2】 前記アナログデジタル変換器は、容量結
合と反転増幅器とからなる所定数のスレッシュホールド
回路と、該所定数のスレッシュホールド回路の出力が入
力されるエンコーダとにより構成されていることを特徴
とする前記請求項1記載のマッチドフィルタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2572697A JP3300806B2 (ja) | 1997-01-27 | 1997-01-27 | マッチドフィルタ |
EP98101319A EP0855796A3 (en) | 1997-01-27 | 1998-01-26 | Matched filter and filter circuit |
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