JP3111425B2 - フィルタ回路 - Google Patents

フィルタ回路

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JP3111425B2 JP04333646A JP33364692A JP3111425B2 JP 3111425 B2 JP3111425 B2 JP 3111425B2 JP 04333646 A JP04333646 A JP 04333646A JP 33364692 A JP33364692 A JP 33364692A JP 3111425 B2 JP3111425 B2 JP 3111425B2
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    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0294—Variable filters; Programmable filters

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  • Mathematical Physics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、Ｔ連続的な入力デー
タを時系列で複数保持し、この時系列データに乗数を乗
じて積算するフィルタ回路、いわゆるデジタル・フィル
タに関する。
【０００２】
【従来の技術】この種デジタル・フィルタにはＦＩＲ型
（Finite Impulse Response）と ＩＩＲ型（Infinite
Impulse Response）とが存在し、ＩＩＲ型は出力をフィ
ードバックする構成であるため、複雑な周波数特性を実
現し得る。一方、ＦＩＲ型は構成が単純であるため、ロ
ーパスフィルタ等に広く利用されている。デジタル・フ
ィルタは、その汎用性を考慮してＤＳＰによって実現さ
れ、あるいは処理速度を考慮して専用回路によって実現
されるが、前者では充分な処理速度が得られず、後者で
は汎用性が低いという問題があった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、汎用性と
高速性の両者を兼ね備えたフィルタ回路を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】この発明に係るフィルタ
回路は、積和演算回路を実行する部分を、第１時系列重
み付け回路、第２時系列重み付け回路および和算回路に
分割し、第１時系列重み付け回路の最終段ホールド回路
出力または和算回路出力を切替手段によって選択的に第
２時系列重み付け回路に入力し、これによってＦＩＲ
型、ＩＩＲ型の両者を１個の回路で実現するものであ
る。
【０００５】
【実施例】次にこの発明に係るフィルタ回路の１実施例
を図面に基づいて説明する。図１において、フィルタ回
路は第１時系列重み付け回路ＭＣ１および第２時系列重
み付け回路ＭＣ２を有し、第１時系列重み付け回路ＭＣ
１は、複数のホールド回路Ｈ１１〜Ｈ１８を直列に接続
してなり、各ホールド回路Ｈ１ｋの出力は乗算回路Ｍ１
ｋに入力されている。一方第２時系列重み付け回路ＭＣ
２は、複数のホールド回路Ｈ２１〜Ｈ２８を直列に接続
してなり、各ホールド回路Ｈ２ｋの出力は乗算回路Ｍ２
ｋに入力されている。
【０００６】第１時系列重み付け回路ＭＣ１に入力デー
タＤｉｎが入力され、Ｄｉｎは各ホールド回路で一旦保
持された後に、次段のホールド回路に転送される。これ
によって各ホールド回路にはＤｉｎの時系列のデータが
保持される。この時系列データを、ここでは
【数１】 と表現する。各乗算回路Ｍ１１〜Ｍ１８は所定の乗数ａ
１〜ａ８があらかじめ入力されており、時系列データに
対する以下の乗算を実行する。
【数２】 一方第２時系列重み付け回路ＭＣ２に中間データＤｍが
入力され、Ｄｍは各ホールド回路で一旦保持された後
に、次段のホールド回路に転送される。これによって各
ホールド回路にはＤｍの時系列のデータが保持される。
この時系列データを、ここでは
【数３】 と表現する。各乗算回路Ｍ２１〜Ｍ２８は所定の乗数ｂ
１〜ｂ８があらかじめ入力されており、時系列データに
対する以下の乗算を実行する。
【数４】
【０００７】全乗算回路Ｍ１１〜Ｍ１８、Ｍ２１〜Ｍ２
８の出力は和算回路ＡＴによって加算され、以下の乗算
結果が得られる。
【数５】 前記第１時系列重み付け回路ＭＣ１における最終段ホー
ルド回路Ｈ１８の出力、および和算回路ＡＴの出力は切
替手段ＳＷに接続され、この切替手段ＳＷはこれら出力
を２者択一的に、前記中間データＤｍとして、第２時系
列重み付け回路ＭＣ２に入力する。
【０００８】切替手段ＳＷが最終段ホールド回路Ｈ１８
の出力に接続されたとき、ＤｍはＸ（ｔ-8）となり、Ｍ
Ｃ２の出力は、
【数６】 となる。ここで、ｂｋ＝ａ（ｋ+8）と表現すると、前記
総和Ｄｏｕｔは、
【数７】 となり、ＦＩＲ型フィルタの特性が得られることが分
る。
【０００９】ＳＷが和算回路ＡＴ側に接続されたとき、
前記式（３）がそのまま出力Ｄｏｕｔととなり、ＩＩＲ
型フィルタが実現される。
【００１０】なお前記和算回路ＡＴは、Ｍ１１出力とＭ
１２出力の和を算出する加算回路Ａ１１、Ａ１１の出力
とＭ１３の出力を加算する加算回路Ａ１２、Ａ１２の出
力とＭ１４の出力を加算する加算回路Ａ１３、Ａ１３の
出力とＭ１５の出力を加算する加算回路Ａ１４、Ａ１４
の出力とＭ１６の出力を加算する加算回路Ａ１５、Ａ１
５の出力とＭ１７の出力を加算する加算回路Ａ１６、Ｍ
２８出力とＭ２７出力の和を算出する加算回路Ａ２７、
Ａ２７の出力とＭ２６の出力を加算する加算回路Ａ２
６、Ａ２６の出力とＭ２５の出力を加算する加算回路Ａ
２５、Ａ２５の出力とＭ２４の出力を加算する加算回路
Ａ２４、Ａ２４の出力とＭ２３の出力を加算する加算回
路Ａ２３、Ａ２３の出力とＭ２２の出力を加算する加算
回路Ａ２２、Ａ２２の出力とＭ２１の出力を加算する加
算回路Ａ２１、Ａ２１の出力と前記Ａ１６及びＭ１６の
出力を加算する加算回路Ａ１７とを備えている。
【００１１】以上のように、ＤＳＰ等を使用しない専用
回路的構成において、切替手段ＳＷの切替のみによっ
て、ＦＩＲ、ＩＩＲの２つのタイプのフィルタが実現さ
れ、またＦＩＲ型の場合には全てのホールド飽きろおよ
び乗算回路を活用した比較的大きな段数のフィルタが実
現される。すなわち、汎用性と高速性を兼ね備えたフィ
ルタ回路を実現し得る。
【００１２】図２はホールド回路Ｈｊｋの実施例を示
す。Ｈｊｋは一対の演算増幅器Ａｍｐ１、Ａｍｐ２と一
対の電界効果トランジスタＴｒ１、Ｔｒ２を有し、Ａｍ
ｐ１の非反転入力に入力データｄｉｎが入力されてい
る。Ａｍｐ１の出力はＴｒ１のドレインに接続され、Ｔ
ｒ１のソースはキャパシタンスＣ１を介して接地される
とともにＡｍｐ１の反転入力にフィードバックされてい
る。Ｔｒ１はクロックＣＬＫ０がゲートに入力され、Ｃ
ＬＫ０がハイレベルのときに導通する。Ｔｒ１の導通時
には、Ｃ１にｄｉｎと等しい電圧が印加するようにＡｍ
ｐ１の出力が調整され、Ｃ１には充電電圧がｄｉｎとな
るように電荷が蓄えられる。
【００１３】Ｃ１の充電電圧はＡｍｐ２の非反転入力に
接続され、Ａｍｐ２の出力はＴｒ２のドレインに接続さ
れ、Ｔｒ２のソースはキャパシタンスＣ２を介して接地
されるとともにＡｍｐ２の反転入力にフィードバックさ
れている。Ｔｒ２は、ＣＬＫ０と逆位相のクロックＣＬ
Ｋ１がゲートに入力され、Ｔｒ１とは逆位相で導通され
る。Ｔｒ２の導通時には、Ｃ１の充電電圧ｄｉｎと等し
い電圧がＣ２に印加するようにＡｍｐ２の出力が調整さ
れ、Ｃ２には充電電圧がｄｉｎとなるように電荷が蓄え
られ、ｄｉｎに対応した、ｄｏｕｔが出力される。これ
によって、１クロックのタイミングだけｄｉｎが保持さ
れ、またＣ１への充電時には後段への影響が生じないの
で、確実に所定のタイミングでホールドが行われる。
【００１４】図３は乗算回路Ｍｊｋの実施例を示す。Ｍ
ｊｋは一対の演算増幅器Ａｍｐ３、Ａｍｐ４と一対の電
界効果トランジスタＴｒ３、Ｔｒ４を有し、Ａｍｐ３の
非反転入力に入力アナログデータＡＸが入力されてい
る。Ａｍｐ３の出力はＴｒ３のドレインに接続され、Ｔ
ｒ３のソースはキャパシタンスＣ３、Ｃ４を介して接地
されている。そしてＣ３、Ｃ４間の電圧はＡｍｐ３の反
転入力にフィードバックされている。Ｔｒ３はデジタル
入力Ｂがゲートに入力され、Ｂがハイレベルのときに導
通する。Ｔｒ３の導通時には、Ｃ４にＡＸと等しい電圧
が印加するようにＡｍｐ３の出力が調整され、Ｃ４には
充電電圧がＡＸとなるように電荷が蓄えられる。このと
き、Ｔｒ３のソース電圧は、
【数８】 となる。
【００１５】Ａｍｐ４は非反転入力が接地され、その出
力がＴｒ４のソースに接続されている。Ｔｒ４のドレイ
ンはＣ３に接続されるとともに、Ａｍｐ４の反転入力に
フィードバックされている。Ｔｒ４のゲートにはデジタ
ル入力ＢをインバータＩＮＶで反転したデジタルデータ
が入力され、ＢがローレベルのときにＴｒ４が導通す
る。Ｔｒ４の導通時には、Ｔｒ４のドレインに０Ｖが生
じるようにＡｍｐ４の出力が調整されている。
【００１６】Ｔｒ３のソースおよびＴｒ４のドレインは
出力用のキャパシタンスＣ５に接続され、このＣ５を含
む容量結合で決定される重みを掛けた電圧値が出力とな
る。すなわち、ＭｊｋはＡＸに対して、
【数９】 Ｃｃｐ：容量結合で決定される重み または０を乗数とする乗算を実行したことになる。
【００１７】ここに容量結合とは図４の構成を意味し、
複数のキャパシタンス（ここではＣ５１〜Ｃ５８の８個
のキャパシタンス）を並列接続してなる。これらのキャ
パシタンスに電圧Ｖ１〜Ｖ８が印加されたとき、出力電
圧Ｖ９は、
【数１０】 となり、重み付け加算が実行される。
【００１８】図３のような回路を並列して設け、デジタ
ルデータの各ビットをＢとして入力し、
【数１１】 と設定すれば、アナログデータＡＸとデジタルデータと
の乗算を直接実行し得る。なお前記加算回路Ａｊｋも図
４を２入力あるいは３入力とした構成によって実現し得
る。以上の構成により出力される出力信号Ｄｏｕｔは一
旦Ｈｏｕｔにおいて保持される。
【００１９】図５はフィルタ回路の第２実施例を示すも
のであり、和算回路ＡＴを、１個の多入力加算器によっ
て実現している。この和算回路ＡＴには全ての乗算回路
Ｍｊｋの出力ｍｊｋが並列入力され、直接その総和を算
出する。図６は和算回路ＡＴを示す回路図であり、キャ
パシタンスＣｊｋを並列接続してなる容量結合を用い、
図４の回路と同様な演算形態により和算を行う。
【００２０】
【発明の効果】前述のとおり、この発明に係るフィルタ
回路は、積和演算回路を実行する部分を、第１時系列重
み付け回路、第２時系列重み付け回路および和算回路に
分割し、第１時系列重み付け回路の最終段ホールド回路
出力または和算回路出力を切替手段によって選択的に第
２時系列重み付け回路に入力し、これによってＦＩＲ
型、ＩＩＲ型の両者を１個の回路で実現するので、汎用
性と高速性の両者を保有するという優れた効果を有す
る。
【図面の簡単な説明】
【図１】この発明に係るフィルタ回路の第１実施例を示
すブロック図である。
【図２】同実施例におけるホールド回路を示す回路図で
ある。
【図３】同実施例における乗算回路を示す回路図であ
る。
【図４】容量結合の例を示す回路図である。
【図５】第２実施例を示すブロック図である。
【図６】第２実施例における加算回路を示す回路図であ
る。
【符号の説明】
ＭＣ１ 第１時系列重み付け回路 ＭＣ２ 第２時系列重み付け回路 Ｈ１１〜Ｈ１８、Ｈ２１〜Ｈ２８、Ｈｊｋ、Ｈｉｎ、Ｈ
ｏｕｔ ホールド回路 Ｄｉｎ、ｄｉｎ 入力データ Ｍ１１〜Ｍ１８、Ｍ２１〜Ｍ２８ Ｍｊｋ 乗算回路 Ａ１１〜Ａ１７、Ａ２１〜Ａ２７ 加算回路 ＡＴ 和算回路 ＳＷ 切替手段 Ａｍｐ１〜Ａｍｐ４ 演算増幅器 Ｔｒ１〜Ｔｒ４ 電界効果トランジスタ Ｃ１〜Ｃ５、Ｃ５１〜Ｃ５８ キャパシタンス ＣＬＫ０、ＣＬＫ１ クロック ＡＸ アナログ入力データ Ｂ デジタルデータ ＩＮＶ インバータ Ｖ１〜Ｖ８ 電圧 Ｖ９ 出力電圧 Ｄｏｕｔ 出力信号 ｍ１１〜ｍ１８、ｍ２１〜ｍ２８ 乗算回路の出力
フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 平２−137514（ＪＰ，Ａ) 特開 昭58−147224（ＪＰ，Ａ) 特開 昭63−252009（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/02 655 H03H 17/02 615 H03H 15/00 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 連続的な入力データを時系列で保持し、
    この時系列データに乗数を乗じて和算するフィルタ回路
    において： 第１入力データを時系列で保持する初段から最終段まで
    の複数段のホールド回路と、これらホールド回路に対応
    して設けられ、対応するホールド回路の出力データに乗
    数を乗じる複数の乗算回路とを有する、第１時系列重み
    付け回路と； 第２入力データを時系列で保持する初段から最終段まで
    の複数段のホールド回路と、これらホールド回路に対応
    して設けられ、対応するホールド回路の出力データに乗
    数を乗じる複数の乗算回路とを有する、第２時系列重み
    付け回路と； 第１時系列重み付け回路および第２時系列重み付け回路
    における全ての乗算回路の出力の総和を算出する和算回
    路と； 第１時系列重み付け回路における最終段のホールド回路
    の出力、または、和算回路の出力を、前記第２入力デー
    タとして第２時系列重み付け回路の初段ホールド回路に
    入力する切替手段と； を備えたフィルタ回路。
  2. 【請求項２】 和算回路は、乗算回路出力を逐次足し込
    む構成であることを特徴とする請求項１記載のフィルタ
    回路。
  3. 【請求項３】 和算回路は、全ての乗算回路出力を入力
    として、並列的に総和を算出する構成であることを特徴
    とする請求項１記載のフィルタ回路。
  4. 【請求項４】 和算回路は、複数のキャパシタンスを並
    列に接続した容量結合よりなることを特徴とする請求項
    ３記載のフィルタ回路。
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