CN114637367B - 一种芯片内部低压电源产生电路 - Google Patents
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Abstract
本申请涉及一种芯片内部低压电源产生电路，涉及集成电路的技术领域，其包括电压输入端口VIN、电压输出端口VDD、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一电阻器R1、第二电阻器R2及第三电阻器R3。本申请具有减少占用芯片的面积的效果。
Description
技术领域
本申请涉及集成电路的技术领域，尤其是涉及一种芯片内部低压电源产生电路。
背景技术
芯片在应用时，为拓宽应用的电源电压域，芯片电源通常必须满足高压输入应用，故电源管脚部分的器件会采用高压器件设计，高压器件的特点是耐压高，但占用面积大；因此在芯片内部，为了增加芯片的集成度，同时降低芯片的面积，芯片内部尽可能使用低压器件进行各类信号的处理，所以低压电源产生电路是芯片设计中必不可少的一个电路模块。
针对上述中的相关技术，发明人发现：传统的低压电源产生电路需要占用芯片内部较大的面积，不利于芯片的集成化。
发明内容
为了减少占用芯片的面积，本申请提供了一种芯片内部低压电源产生电路。
本申请提供的一种芯片内部低压电源产生电路采用如下的技术方案。
一种芯片内部低压电源产生电路，其特征在于，包括：电压输入端口VIN、电压输出端口VDD、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一电阻器R1、第二电阻器R2及第三电阻器R3；其中，
所述第一电阻器R1的第一端连接于所述电压输入端口VIN；
所述第一NMOS管N1，栅极与漏极相短接，漏极连接于所述第一电阻器R1的第二端；
所述第四NMOS管N4，漏极连接于所述第一NMOS管N1的源极，源极接地；
所述第二电阻器R2，第一端连接于所述第四NMOS管N4的栅极，第二端接地；
所述第一PMOS管P1，源极连接于所述电压输入端口VIN，栅极与漏极相短接；
所述第二PMOS管P2，源极连接于所述电压输入端口VIN，栅极与所述第一PMOS管P1的栅极相连接；
所述第三PMOS管P3，源极连接于所述电压输入端口VIN，栅极连接于所述第二PMOS管P2的漏极；
所述第三NMOS管N3，漏极连接于所述第一PMOS管P1的漏极，栅极连接于所述第三PMOS管P3的漏极；
所述第六NMOS管N6，漏极与栅极相短接，漏极连接于所述第三PMOS管P3的漏极；
所述第五NMOS管N5，漏极连接于所述第三NMOS管N3的源极，源极接地；栅极连接于所述第六NMOS管N6的源极；
所述第三电阻器R3，第一端连接于所述第六NMOS管N6的源极及所述第五NMOS管N5的栅极之间，第二端接地；
所述电压输出端口VDD设置于所述第三NMOS管N3的栅极及所述第六NMOS管N6的漏极之间。
通过采用上述技术方案，仅用少数器件设计实现低压电源产生电路，非常利于降低芯片面积。
可选的，所述电路还包括电容器C1；所述电容器C1的第一端连接于所述第六NMOS管N6的漏极及所述电压输出端口VDD之间；所述电容器C1的第二端接地。
通过采用上述技术方案，电容器C1的设置能够对输出的电压进行滤波，便于直接输出直流电。
可选的，所述电路还包括负载电阻器RL；所述负载电阻器RL的第一端连接于电容器C1的第一端及所述电压输出端口VDD之间，第二端接地。
通过采用上述技术方案，负载电阻器RL吸收上述电路使用过程中产生的不必要的电力，或起缓冲和制动的作用。
可选的，所述电路还包括第八NMOS管N8；所述第八NMOS管N8，栅极连接于所述第三电阻器R3的第一端及第五NMOS管N5的栅极之间；漏极连接于所述电压输出端口VDD；源极接地。
通过采用上述技术方案，第八NMOS管N8用于实现电压输出端口VDD输出的电压的动态反馈调节。
可选的，所述电路还包括第七NMOS管N7；所述第七NMOS管N7的栅极与漏极相短接；
当所述第七NMOS管N7设置为一个时，所述第七NMOS管N7的漏极连接于所述第六NMOS管N6的源极；所述第七NMOS管N7的源极连接于所述第五NMOS管N5的栅极；
当所述第七NMOS管N7大于一个时，第一级的第七NMOS管N7的漏极连接于所述第六NMOS管N6的源极；后一级的第七NMOS管N7的漏极连接于前一级所述第七NMOS管N7的源极，最后一级的所述第七NMOS管N7的源极连接于第五NMOS管N5的栅极。
通过采用上述技术方案，可以通过增减第七NMOS管N7的个数，调整第六NMOS管N6、第七NMOS管N7、第八NMOS管N8及第三电阻器R3的尺寸，实现想要的输出的电压大小。
可选的，所述第一PMOS管P1及第二PMOS管P2设置有若干个，所述第一PMOS管P1的数量与所述第二PMOS管P2的数量相等；所述第一PMOS管P1所在支路及所述第二PMOS管P2所在支路呈镜像关系。
可选的，所述第二电阻器R2为负温特性的多晶高阻，所述多晶高阻的阻值包括1KΩ以上的阻值。
可选的，所述第三电阻器R3为负温特性的多晶高阻，所述多晶高阻的阻值包括1KΩ以上的阻值。
可选的，所述第一NMOS管N1、第二NMOS管N2及第三NMOS管N3为高压NMOS管；所述第一PMOS管P1、第二PMOS管P2及第三PMOS管P3为高压PMOS管；所述第四NMOS管N4、第五NMOS管N5、第六NMOS管N6为低压NMOS管。
可选的，所述高压NMOS管及所述高压PMOS管的耐压值不小于由所述电压输入端口VIN输入的电压值；所述低压NMOS管的耐压值不小于由所述电压输出端口VDD输出的电压值。
附图说明
图1是相关技术的一种LDO结构的低压电源电路的结构示意图；
图2是本申请实施例一种芯片内部低压电源产生电路的结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图1-2及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
在相关技术中，低压电源电路多采用LDO（低压差线性稳压器）结构。图1示出了相关技术的一种LDO结构的低压电源电路，该电路包含带隙基准电路（Bandgap）、误差放大器（EA）、供电管HN1以及分压电阻器R4、R5。先由带隙基准电路产生基准电压Vbg，在经过由误差放大器、供电管HN1以及分压电阻R4、R5组成的负反馈网络，得到低压电源VDD。低压电源VDD可表示为：
上述的LDO结构的低压电源电路，一方面必须先设计带隙基准电路（Bandgap），并产生基准信号Vbg，再通过反馈网络得到想要的低压电源VDD。另一方面，带隙基准电路和误差放大器都以芯片输入电源VIN供电，带隙基准电路及误差放大器这两个模块都需要由高压器件设计，高压器件占用面积大；并且，带隙基准电路的设计需要用到更占面积的三极管。因此，上述的LDO结构的低压电源产生电路势必需要占用芯片内部较大的面积，这对于部分专用芯片来说，不是理想的选择。
本申请中电阻器的第一端、第二端即电阻器用于接线的两端。例如，将电阻器的其中一端定义为第一端，则电阻器的另一端为第二端。
本申请实施例公开一种芯片内部低压电源产生电路。参照图2，作为一种芯片内部低压电源产生电路的一种实施方式，一种芯片内部低压电源产生电路包括电压输入端口VIN、电压输出端口VDD、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一电阻器R1、第二电阻器R2及第三电阻器R3。
参照图2，电压输入端口VIN用于供外部电源模块（也可以是外部供电电路、供电装置）与本申请的电路进行连接，从而外部供电模块能够为本申请的电路提供电能。第一电阻器R1的第一端连接于电压输入端口VIN。第一NMOS管N1的栅极与其自身的漏极相短接，第一NMOS管N1漏极连接于第一电阻器R1的第二端。第四NMOS管N4的漏极连接于第一NMOS管N1的源极，第四NMOS管N4的源极接地。第二电阻器R2的第一端连接于第四NMOS管N4的栅极，第二电阻器R2的第二端接地；第二电阻器R2为负温特性的多晶高阻。第一PMOS管P1的源极连接于电压输入端口VIN，第一PMOS管P1的栅极与其自身的漏极相短接。第二PMOS管P2的源极连接于电压输入端口VIN，第二PMOS管P2的栅极与第一PMOS管P1的栅极相连接。第三PMOS管P3的源极连接于电压输入端口VIN，第三PMOS管P3的栅极连接于第二PMOS管P2的漏极。
第三NMOS管N3的漏极连接于第一PMOS管P1的漏极，第三NMOS管N3的栅极连接于第三PMOS管P3的漏极。第六NMOS管N6的漏极与其自身的栅极相短接，第六NMOS管N6的漏极连接于第三PMOS管P3的漏极。第五NMOS管N5的漏极连接于第三NMOS管N3的源极，第五NMOS管N5的源极接地；第五NMOS管N5的栅极连接于第六NMOS管N6的源极。第三电阻器R3的第一端连接于第六NMOS管N6的源极及第五NMOS管N5的栅极之间，第三电阻器R3的第二端接地；第三电阻器R3为负温特性的多晶高阻。电压输出端口VDD设置于第三NMOS管N3的栅极及第六NMOS管N6的漏极之间。
继续参照图2，第一PMOS管P1及第二PMOS管P2设置有若干个，第一PMOS管P1的数量与第二PMOS管P2的数量相等；第一PMOS管P1所在支路及第二PMOS管P2所在支路呈镜像关系。
参照图2，上述电路还包括电容器C1。电容器C1的第一端连接于第六NMOS管N6的漏极及电压输出端口VDD之间，电容器C1的第二端接地。电容器C1起稳压的作用。
继续参照图2，上述电路还包括负载电阻器RL。负载电阻器RL的第一端连接于电容器C1的第一端及电压输出端口VDD之间，负载电阻器RL第二端接地。其中，负载电阻器RL表示该内部电源用于供电的所有电路或负载，用于吸收上述电路使用过程中产生的不必要的电力，或起缓冲和制动的作用。
继续参照图2，上述电路还包括第八NMOS管N8；第八NMOS管N8的栅极连接于第三电阻器R3的第一端及第五NMOS管N5的栅极之间；第八NMOS管N8的漏极连接于电压输出端口VDD；第八NMOS管N8的源极接地。
继续参照图2，上述电路还包括第七NMOS管N7；第七NMOS管N7的栅极与其自身的漏极相短接。当第七NMOS管N7设置为一个时，第七NMOS管N7的漏极连接于第六NMOS管N6的源极；第七NMOS管N7的源极连接于第五NMOS管N5的栅极。当第七NMOS管N7的数量大于一个时，将与第六NMOS管N6连接的第七NMOS管N7定义为第一级的第七NMOS管N7，将与第五NMOS管N5连接的第七NMOS管N7定义为最后一级的第七NMOS管N7；第一级的第七NMOS管N7的漏极连接于第六NMOS管N6的源极；后一级的第七NMOS管N7的漏极连接于前一级第七NMOS管N7的源极，最后一级的第七NMOS管N7的源极连接于第五NMOS管N5的栅极。
继续参照图2，第一NMOS管N1、第二NMOS管N2及第三NMOS管N3为高压NMOS管；第一PMOS管P1、第二PMOS管P2及第三PMOS管P3为高压PMOS管；第四NMOS管N4、第五NMOS管N5、第六NMOS管N6及第七NMOS管N7为低压NMOS管。高压NMOS管及高压PMOS管的耐压值不小于由电压输入端口VIN输入的电压值；低压NMOS管的耐压值不小于由电压输出端口VDD输出的电压值。例如，输入电压VIN为40V，则需用40V以上的MOS管，输出电压VDD为5V，则需要5V以上的MOS管。
本申请的一种芯片内部低压电源产生电路工作原理如下：假设第一PMOS管P1与第二PMOS管P2是1：1的镜像关系且第七NMOS管N7仅设置一个。定义第一电阻器R1所在支路为支路L1，第一PMOS管所在支路为支路L2，第二PMOS管P2所在支路为支路L3，第三PMOS管P3所在支路为支路L4。第一电阻器R1用于在支路L1上实现限电流、承受高压的作用；同时，第一电阻器R1为第二NMOS管N2提供偏置电压，支路L1的电流可表示为（VIN-Vgs_N2-Vth_N4）/R1；其中VIN为输入电路的电压，Vgs_N2为第二NMPS管N2的栅源电压；Vth_N4为第四NMOS管N4的阈值电压。第二电阻器R2用于决定支路L2及支路L3的静态电流，支路L3的电流可表示为Vth_N4/R2。支路L2与支路L3是镜像关系，电流关系由第一PMOS管P1与第二PMOS管P2的个数及尺寸决定；第三电阻器R3用于决定支路L4的静态电流，支路L4电流可表示为Vth_N8/R3；Vth_N8为第八NMOS管N8的阈值电压。
随着输入的电压升高，第一电阻器R1为第二NMOS管N2提供偏置电压，第二NMOS管N2具备导通的条件，此时产生的电流由于第二电阻器R2的存在被限制，流经第二电阻器R2的电流大小为Vth_N4/R2，因此第二NMOS管N2可将第三PMOS管P3的栅极电压拉低。第三PMOS管P3（起供电管的作用）处于完全导通的状态。
第三PMOS管P3对电容器C1进行充电，电压输出端口VDD输出的电压随之上升。在支路L4上，第六NMOS管N6、第七NMOS管N7、第三电阻器R3构成分压关系。随着输出的电压上升，第三NMOS管N3、第五NMOS管N5的偏置电压逐渐升高，支路L2上的电流逐渐增大，同时第三电阻器R3上的压降也升高，直至第三电阻器R3两端的电压达到Vth_N8，此时第八NMOS管N8导通。此时第八NMOS管N8的电流能力不足以吸收第三PMOS管P3的电流（假如负载电阻器RL为空载），电压输出端口VDD输出的电压仍将略微继续上升。
当支路L2的电流达到支路L3的最大电流Vth_N4/R2，即第二PMOS管P2的上拉电流达到第二NMOS管N2的下拉电流，则第三PMOS管P3的栅极电压处于某种平衡状态，第三PMOS管P3不再输出最大电流，这种情况下第三PMOS管P3输出的电流就有可能与第八NMOS管N8的吸收电流达到平衡；输出的低压电源可以表示为Vgs_N6+Vgs_N7+Vth_N8。
在其它情况中，假如负载加重，电压输出端口VDD输出的电压下降，支路L4由于分压的关系，第三电阻器R3上的压降下降；对于第五NMOS管N5而言，其电流能力下降，即支路L2电流下降，则第二PMOS管P2的上拉电流能力减弱，而第二NMOS管N2的下拉电流能力不变，则第三PMOS管P3的栅极电压下降，第三PMOS管P3的电流能力增强，从而迫使VDD电压上升。从而可以实现动态反馈调节。
并且，对于MOS管而言，阈值电压呈负温特性，第二电阻器R2为负温特性的多晶高阻，支路L3的电流具有较好的温度特性。同理，电阻R3为负温特性的多晶高阻，支路L4的电流也呈现较好温度特性。对于第六NMOS管N6和第七NMOS管N7，在电流固定的情况下，Vgs电压呈正温特性，由电压输出端口VDD输出的电压的表达式Vgs_N6+Vgs_N7+Vth_N8，由于通常MOS的Vgs呈正温特性，而阈值电压Vth呈负温特性，因此可通过适当的配比设计得到相对零温特性的输出电源，从而满足芯片要求。同时，可以通过增减第七NMOS管N7的个数，调整第六NMOS管N6、第七NMOS管N7、第八NMOS管N8及第三电阻器R3的尺寸，实现想要的输出的电压，并具备满足要求的温度特性。
需要说明的是，多晶电阻的阻值可以是1KΩ、2KΩ、3KΩ等1KΩ以上的整数阻值。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，本说明书（包括摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
Claims (10)
1.一种芯片内部低压电源产生电路，其特征在于，包括：电压输入端口VIN、电压输出端口VDD、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一电阻器R1、第二电阻器R2及第三电阻器R3；其中，
所述第一电阻器R1的第一端连接于所述电压输入端口VIN；
所述第一NMOS管N1，栅极与漏极相短接，漏极连接于所述第一电阻器R1的第二端；
所述第四NMOS管N4，漏极连接于所述第一NMOS管N1的源极，源极接地；
所述第二电阻器R2，第一端连接于所述第四NMOS管N4的栅极，第二端接地；
所述第二NMOS管N2，源极连接于所述第二电阻器R2的第一端，栅极连接于所述第一NMOS管N1的栅极；
所述第一PMOS管P1，源极连接于所述电压输入端口VIN，栅极与漏极相短接；
所述第二PMOS管P2，源极连接于所述电压输入端口VIN，栅极与所述第一PMOS管P1的栅极相连接，漏极连接于所述第二NMOS管N2的漏极；
所述第三PMOS管P3，源极连接于所述电压输入端口VIN，栅极连接于所述第二PMOS管P2的漏极；
所述第三NMOS管N3，漏极连接于所述第一PMOS管P1的漏极，栅极连接于所述第三PMOS管P3的漏极；
所述第六NMOS管N6，漏极与栅极相短接，漏极连接于所述第三PMOS管P3的漏极；
所述第五NMOS管N5，漏极连接于所述第三NMOS管N3的源极，源极接地；栅极连接于所述第六NMOS管N6的源极；
所述第三电阻器R3，第一端连接于所述第六NMOS管N6的源极及所述第五NMOS管N5的栅极之间，第二端接地；
所述电压输出端口VDD设置于所述第三NMOS管N3的栅极及所述第六NMOS管N6的漏极之间。
2.根据权利要求1所述的一种芯片内部低压电源产生电路，其特征在于，所述电路还包括电容器C1；所述电容器C1的第一端连接于所述第六NMOS管N6的漏极及所述电压输出端口VDD之间；所述电容器C1的第二端接地。
3.根据权利要求2所述的一种芯片内部低压电源产生电路，其特征在于，所述电路还包括负载电阻器RL；所述负载电阻器RL的第一端连接于电容器C1的第一端及所述电压输出端口VDD之间，第二端接地。
4.根据权利要求3所述的一种芯片内部低压电源产生电路，其特征在于，所述电路还包括第八NMOS管N8；所述第八NMOS管N8，栅极连接于所述第三电阻器R3的第一端及第五NMOS管N5的栅极之间；漏极连接于所述电压输出端口VDD；源极接地。
5.根据权利要求4所述的一种芯片内部低压电源产生电路，其特征在于，所述电路还包括第七NMOS管N7；所述第七NMOS管N7的栅极与漏极相短接；
当所述第七NMOS管N7设置为一个时，所述第七NMOS管N7的漏极连接于所述第六NMOS管N6的源极；所述第七NMOS管N7的源极连接于所述第五NMOS管N5的栅极；
当所述第七NMOS管N7大于一个时，第一级的第七NMOS管N7的漏极连接于所述第六NMOS管N6的源极；后一级的第七NMOS管N7的漏极连接于前一级所述第七NMOS管N7的源极，最后一级的所述第七NMOS管N7的源极连接于第五NMOS管N5的栅极。
6.根据权利要求1所述的一种芯片内部低压电源产生电路，其特征在于；所述第一PMOS管P1及第二PMOS管P2设置有若干个，所述第一PMOS管P1的数量与所述第二PMOS管P2的数量相等；所述第一PMOS管P1所在支路及所述第二PMOS管P2所在支路呈镜像关系。
7.根据权利要求1所述的一种芯片内部低压电源产生电路，其特征在于，所述第二电阻器R2为负温特性的多晶高阻，所述多晶高阻的阻值包括1KΩ以上的阻值。
8.根据权利要求1所述的一种芯片内部低压电源产生电路，其特征在于，所述第三电阻器R3为负温特性的多晶高阻，所述多晶高阻的阻值包括1KΩ以上的阻值。
9.根据权利要求1所述的一种芯片内部低压电源产生电路，其特征在于，所述第一NMOS管N1、第二NMOS管N2及第三NMOS管N3为高压NMOS管；所述第一PMOS管P1、第二PMOS管P2及第三PMOS管P3为高压PMOS管；所述第四NMOS管N4、第五NMOS管N5、第六NMOS管N6为低压NMOS管。
10.根据权利要求9所述的一种芯片内部低压电源产生电路，其特征在于，所述高压NMOS管及所述高压PMOS管的耐压值不小于由所述电压输入端口VIN输入的电压值；所述低压NMOS管的耐压值不小于由所述电压输出端口VDD输出的电压值。
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