CN114582975A - 一种具有低比导通电阻的SiC MOSFET器件及其制备方法 - Google Patents

一种具有低比导通电阻的SiC MOSFET器件及其制备方法 Download PDF

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Abstract

本发明属于功率半导体器件技术领域，涉及一种具有低比导通电阻的SiC MOSFET器件，包括形成于N型重掺杂半导体衬底之上的N型半导体漂移区；形成于N型半导体漂移区表面的P阱区和JFET区形成于P阱区表面的P型重掺杂半导体体接触区和N型重掺杂半导体源区；形成于N型重掺杂半导体源区、P阱区和JFET区之上的包括氧化层和多晶硅的平面栅结构。在P型重掺杂半导体体接触区和P阱区侧面引入一个包括绝缘介质和导电材料的侧壁倾斜一定角度且延伸至N型半导体漂移区的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在沟槽屏蔽栅结构底部和侧面引入P型掺杂区辅助耗尽漂移区，提高漂移区浓度，有利于降低器件比导通电阻，改善器件性能。

Description

一种具有低比导通电阻的SiC MOSFET器件及其制备方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有低比导通电阻的SiCMOSFET器件及其制备方法。
背景技术
随着科学技术的日益发展，传统硅基功率的性能已经接近理论极限，以碳化硅(SiC)、氮化镓(GaN)为代表的第三代宽禁带半导体材料呈现出更优的电热学特性，引起了广泛关注与深入研究。SiC MOSFET(Silicon Carbide Metal Oxide Semiconductor FieldEffect Transistor)得益于其高击穿电压、开关速度、热导率以及低导通电阻和开关损耗等特点，迅速发展并成功应用于功率***领域。
由于SiC MOSFET在高频、高温、高功率密度条件下的巨大应用前景，如何进一步提升SiC MOSFET的性能优势成为国内外学术界和工业界重点关注的问题。对广泛应用的功率MOSFET的要求是更高的反向击穿电压、更低的导通电阻和更快的开关速度。本发明可以在传统SiC MOSFET的基础上，降低SiC MOSFET的比导通电阻，进一步改善器件性能。
发明内容
本发明针对上述问题，提出了一种具有低比导通电阻的SiC MOSFET器件，能够降低器件的比导通电阻，改善器件性能。
为达到上述目的，本发明采用的技术方案如下：
一种具有低比导通电阻的SiC MOSFET器件，所述SiC MOSFET器件的结构包括N型重掺杂半导体衬底；形成于所述N型重掺杂半导体衬底之上的N型半导体漂移区和形成于N型半导体漂移区之上的N型半导体漂移区，N型半导体漂移区和N型半导体漂移区的掺杂浓度不等；形成于所述N型半导体漂移区表面的P阱区和JFET区；形成于所述P阱区表面的P型重掺杂半导体体接触区和N型重掺杂半导体源区；形成于所述N型重掺杂半导体源区、P阱区和JFET区之上的包括氧化层和多晶硅的平面栅结构，由所述多晶硅引出栅电极；由所述P型重掺杂半导体体接触区和N型重掺杂半导体源区共同引出源电极，由所述N型重掺杂半导体衬底下表面引出漏电极；
在所述P型重掺杂半导体体接触区和P阱区侧面引入一个包括绝缘介质和导电材料的侧壁，侧壁倾斜一定角度且底部延伸至N型半导体漂移区内的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在所述沟槽屏蔽栅结构的底部和侧面引入P型掺杂区，所述P型掺杂区位于N型半导体漂移区和N型半导体漂移区内，将沟槽屏蔽栅结构的底部与绝大部分侧壁包围。
优选地，所述N型半导体漂移区的掺杂浓度大于所述N型半导体漂移区的掺杂浓度。
基于一个总的发明构思，本发明的另一个目的在于提供上述具有低比导通电阻的SiC MOSFET器件的制备方法，其特征在于，包括以下步骤：
选取一SiC N+型衬底并依次外延得到N型半导体漂移区、N型半导体漂移区以及JFET区；形成屏蔽栅沟槽；形成P型掺杂区；形成屏蔽栅结构；形成P阱区；形成多晶硅平面栅结构；形成N型重掺杂半导体源区；形成P型重掺杂半导体体接触区；形成接触电极。
优选地，通过刻蚀形成侧壁倾斜的屏蔽栅沟槽，因沟槽侧壁倾斜，通过一次或多次离子注入直接形成包围沟槽屏蔽栅结构底部和大部分侧壁的P型掺杂区。
与现有技术相比，本发明的优点和积极效果如下：
1.本发明引入一个侧壁倾斜的沟槽屏蔽栅结构，使P型掺杂区可以通过简单的离子注入直接得到，且与源电极短接的沟槽屏蔽栅结构也能起到二维的电荷耦合作用，减小导通电阻降低与击穿电压提升之间的矛盾。
2.本发明在沟槽屏蔽栅结构底部和侧面的漂移区引入P型掺杂区，P型掺杂区辅助耗尽N型半导体漂移区，基于电荷平衡原理，在实现相同耐压的情况下漂移区的掺杂浓度增大，器件的比导通电阻降低，同时P型掺杂区可以减小耐压状态下屏蔽栅附近的电场，优化器件内部电场分布。
附图说明
图1为本发明实施例1的结构示意图；
图2为本发明实施例2的结构示意图；
图3-图11为本发明实施例3制备方法的各步骤说明附图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，使本领域技术人员更好地理解本发明的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。基于本发明中实施例，本领域普通技术人员在没有做出创造性劳动前提下获得的所有其他实施例，均属于本发明保护的范围。
实施例1
如图1所示，一种具有低比导通电阻的SiC MOSFET器件：在N型重掺杂半导体衬底1之上N型半导体漂移区2，在N型半导体漂移区2之上形成N型半导体漂移区3；在所述N型半导体漂移区3表面形成P阱区8和JFET区12；在所述P阱区8表面形成P型重掺杂半导体体接触区9和N型重掺杂半导体源区1)；在所述N型重掺杂半导体源区10、P阱区8和JFET区12之上形成包括氧化层5和多晶硅7的平面栅结构，由所述多晶硅7引出栅电极；由所述P型重掺杂半导体体接触区9和N型重掺杂半导体源区10共同引出源电极，由所述N型重掺杂半导体衬底1下表面引出漏电极。其特征在于，在所述P型重掺杂半导体体接触区9和P阱区8侧面引入一个包括绝缘介质11和导电材料6的侧壁倾斜一定角度且底部延伸至N型半导体漂移区3内的沟槽屏蔽栅结构，所述屏蔽栅与源电极短接；并且在所述沟槽屏蔽栅结构的底部和侧面引入P型掺杂区4，所述P型掺杂区4位于N型半导体漂移区2和N型半导体漂移区3内，将沟槽屏蔽栅结构的底部与绝大部分侧壁包围。
在本实施例中，所述N型半导体漂移区2的掺杂浓度大于所述N型半导体漂移区3的掺杂浓度。
实施例2
如图2所示，本实施例与实施例1的区别在于，实施例1的控制栅为平面栅结构，本实施例的控制栅为沟槽栅结构。
实施例3
一种具有低比导通电阻的SiC MOSFET器件的制备方法，包括以下步骤：
S1.选取SiC N+衬底层1，利用外延生长工艺，依次在衬底层1的表面生长N型半导体漂移区2，在N型半导体漂移区2的表面生长N型半导体漂移区3，在N型半导体漂移区3的表面生长JFET区12，如图3所示；
S2.形成屏蔽栅沟槽：如图4所示，光刻沟槽区窗口，沟槽刻蚀及损伤层去除，得到侧壁倾斜的屏蔽栅沟槽；
S3.形成P型掺杂区4：如图5所示，光刻P型掺杂区窗口，注入磷离子，推进并退火形成P型掺杂区4；
S4.形成屏蔽栅结构：如图6所示，依次淀积绝缘介质11、导电材料6，然后进行导电材料6刻蚀以及绝缘介质11刻蚀，形成屏蔽栅结构；
S5.形成P阱区8：如图7所示，光刻P阱区掺杂窗口，溅射生长牺牲氧化层，注入硼离子，然后刻蚀牺牲氧化层，接着推进兼退火形成P阱区8；
S6.形成多晶硅平面栅结构：如图8所示，氧化生长栅氧化层，多晶硅淀积并掺杂，多晶硅刻蚀以及氧化层刻蚀，形成多晶硅平面栅结构；
S7.形成N型重掺杂半导体源区10：如图9所示，光刻源区掺杂窗口，溅射生长牺牲氧化层，注入磷离子然后刻蚀牺牲氧化层，接着推进并退火形成N型重掺杂半导体源区10；
S8.形成P型重掺杂半导体体接触区9：如图10所示，光刻P型重掺杂区掺杂窗口，溅射生长牺牲氧化层，注入硼离子然后刻蚀牺牲氧化层，接着推进并退火形成P型重掺杂半导体体接触区9；
S9.形成接触电极：在器件正面溅射金属铝膜，反刻铝金属化图形，作为源电极接触金属与栅电极接触金属；在器件背面溅射多层金属膜并合金化，作为漏极接触金属。
需要说明的是，在本文中，术语″包括″、″包含″或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本发明的方法及其核心思想。以上所述仅是本发明的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将发明的构思和技术方案直接应用于其它场合的，均应视为本发明的保护范围。
上述实施例仅是本发明的较优实施方式，凡是依据本发明的技术实质对以上实施例所做的任何简单修饰、修改及替代变化，均属于本发明技术方案的范围内。

Claims (4)

1.一种具有低比导通电阻的SiC MOSFET器件，其特征在于，所述SiC MOSFET器件的结构包括N型重掺杂半导体衬底(1)；形成于所述N型重掺杂半导体衬底(1)之上的N型半导体漂移区(2)和形成于N型半导体漂移区(2)之上的N型半导体漂移区(3)，N型半导体漂移区(2)和N型半导体漂移区(3)的掺杂浓度不等；形成于所述N型半导体漂移区(3)表面的P阱区(8)和JFET区(12)；形成于所述P阱区(8)表面的P型重掺杂半导体体接触区(9)和N型重掺杂半导体源区(10)；形成于所述N型重掺杂半导体源区(10)、P阱区(8)和JFET区(12)之上的包括氧化层(5)和多晶硅(7)的平面栅结构，由所述多晶硅(7)引出栅电极；由所述P型重掺杂半导体体接触区(9)和N型重掺杂半导体源区(10)共同引出源电极，由所述N型重掺杂半导体衬底(1)下表面引出漏电极；
在所述P型重掺杂半导体体接触区(9)和P阱区(8)侧面引入一个包括绝缘介质(11)和导电材料(6)的侧壁，侧壁倾斜一定角度且底部延伸至N型半导体漂移区(3)内的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在所述沟槽屏蔽栅结构的底部和侧面引入P型掺杂区(4)，所述P型掺杂区(4)位于N型半导体漂移区(2)和N型半导体漂移区(3)内，将沟槽屏蔽栅结构的底部与绝大部分侧壁包围。
2.根据权利要求1所述的一种具有低比导通电阻的SiC MOSFET器件，其特征在于，所述N型半导体漂移区(2)的掺杂浓度大于所述N型半导体漂移区(3)的掺杂浓度。
3.根据权利要求1所述的一种具有低比导通电阻的SiC MOSFET器件的制备方法，其特征在于，包括以下步骤：
选取一SiC N+型衬底(1)并依次外延得到N型半导体漂移区(2)、N型半导体漂移区(3)以及JFET区(4)；形成屏蔽栅沟槽；形成P型掺杂区(4)；形成屏蔽栅结构；形成P阱区(8)；形成多晶硅平面栅结构；形成N型重掺杂半导体源区(10)；形成P型重掺杂半导体体接触区(9)；形成接触电极。
4.根据权利要求3所述的一种具有低比导通电阻的SiC MOSFET器件的制备方法，其特征在于，通过刻蚀形成侧壁倾斜的屏蔽栅沟槽，由于沟槽侧壁倾斜，通过一次或多次离子注入直接形成包围沟槽屏蔽栅结构底部和大部分侧壁的P型掺杂区(4)。
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