CN110416295B - 一种沟槽型绝缘栅双极晶体管及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 599
- 239000000463 material Substances 0.000 claims abstract description 104
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 238000003860 storage Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 34
- 229910010271 silicon carbide Inorganic materials 0.000 abstract description 19
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 13
- 230000009286 beneficial effect Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
一种沟槽型绝缘栅双极晶体管及其制备方法，属于功率半导体技术领域。本发明通过利用硅等窄禁带材料沟道迁移率高以及其与发射极金属形成的欧姆接触电阻小的特点，以窄禁带半导体材料来形成导电沟道且与发射极金属形成欧姆接触，减小了沟道电阻和欧姆电阻，从而减小了器件的正向导通压降；此外，利用碳化硅等宽禁带材料临界击穿场强高的特点，使得器件击穿不受栅氧化层的限制从而发生雪崩击穿，改变了击穿点的位置，在一定程度上提高了器件的击穿电压，从而在一定电压等级下可以适当减小漂移区厚度，进一步减小了正向导通压降与关断损耗，从而优化了导通压降与关断损耗之间的折中关系。此外，本发明还提供了一种沟槽型绝缘栅双极晶体管的制备方法。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种沟槽型绝缘栅双极晶体管及其制备方法。
背景技术
图1显示了一种传统沟槽型全硅基IGBT器件的半元胞结构，虽然IGBT具有电导调制效应，从而一定程度上减小了正向导通压降，但是为了实现更高的耐压，从而不得不增加漂移区的厚度，但此举又提高了导通压降，因此需要加大背部注入效率来降低导通压降，注入效率的增加造成了在关断过程中非平衡载流子抽取的数目增多，从而增加了关断时间，提高了关断损耗，使得导通压降与关断损耗之间的折中关系恶化。因此，亟需一种新的IGBT元胞结构来改善导通压降与关断损耗之间的折中关系。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种沟槽型绝缘栅双极晶体管及其制备方法。
为解决上述技术问题，本发明提供一种沟槽型绝缘栅双极晶体管，包括：金属化集电极、第二导电类型半导体集电区、第一导电类型半导体漂移区、第一导电类型半导体场阻止层、第二导电类型半导体基区、第二导电类型半导体第二基区、第一导电类型半导体发射区、第二导电类型半导体发射区、沟槽栅结构和发射极金属；
金属化集电极位于第二导电类型半导体集电区的下方，第一导电类型半导体场阻止层和第一导电类型半导体漂移区依次位于第二导电类型半导体集电区上；
第二导电类型半导体第二基区位于第一导电类型半导体漂移区上方的一侧；第二导电类型半导体基区位于第一导电类型半导体漂移区和第二导电类型半导体第二基区上；
第二导电类型半导体发射区和第一导电类型半导体发射区并排位于第二导电类型半导体基区上，且侧面相互接触；发射极金属位于第二导电类型半导体发射区和第一导电类型半导体发射区上；
沟槽栅结构位于第一导电类型半导体漂移区上，且其靠近发射极金属的一侧与第一导电类型半导体发射区、第二导电类型半导体基区和第一导电类型半导体漂移区的一侧接触；
第一导电类型半导体发射区、第二导电类型半导体发射区和第二导电类型半导体基区所用半导体材料的禁带宽度小于第二导电类型半导体第二基区、第一导电类型半导体漂移区、第一导电类型半导体场阻止层和第二导电类型半导体集电区所用半导体材料的禁带宽度。
本发明的有益效果是：本发明通过利用窄禁带材料沟道迁移率高以及其与发射极金属形成的欧姆接触电阻小的特点，以窄禁带半导体材料来形成导电沟道且与发射极金属形成欧姆接触，减小了沟道电阻和欧姆电阻，从而减小了器件的正向导通压降；此外，利用碳化硅等宽禁带材料临界击穿场强高的特点，使得器件击穿不受栅介质层的限制从而发生雪崩击穿，器件在正向阻断时击穿点的位置由原来的栅介质层转移到了第二导电类型半导体第二基区和第一导电类型半导体漂移区的反偏PN结上，在一定程度上提高了器件的击穿电压，从而在一定电压等级下可以适当减小漂移区厚度，进一步减小了正向导通压降与关断损耗，从而改善了导通压降与关断损耗的折中关系。
进一步的，还包括第一导电类型载流子存储层，第一导电类型载流子存储层位于第二导电类型半导体第二基区和第一导电类型半导体漂移区之间，且第一导电类型载流子存储层的侧面与沟槽栅结构的侧面接触，第一导电类型载流子存储层的掺杂浓度大于第一导电类型半导体漂移区的掺杂浓度。
采用上述进一步方案的有益效果是：第一导电类型载流子存储层的掺杂浓度大于第一导电类型半导体漂移区的掺杂浓度，从而增强了电导调制效应，大大降低了器件的导通压降，进一步改善了正向导通压降与关断损耗之间的折中关系。
进一步的，还包括第二导电类型半导体层，第二导电类型半导体层位于第二导电类型半导体发射区和发射极金属之间，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体发射区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体发射区所用半导体材料的禁带宽度，从而在两者的接触面形成异质结，该异质结作为空穴势垒，增强了器件正向导通时的电导调制效应，降低了导通压降，从而进一步改善了正向导通压降与关断损耗之间的折中关系。
进一步的，还包括第二导电类型半导体层，所述第二导电类型半导体层位于第二导电类型半导体发射区内部，其厚度小于等于第二导电类型半导体发射区的厚度，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体发射区和第二导电类型半导体基区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体基区所用半导体材料的禁带宽度，从而使第二导电类型半导体层与第二导电类型半导体基区的接触面形成异质结，增强了抗闩锁的能力。
进一步的，还包括第二导电类型屏蔽层，第二导电类型屏蔽层位于第一导电类型半导体漂移区和沟槽栅结构之间，且第二导电类型屏蔽层的一侧与沟槽栅结构远离发射极金属的一侧接触。
采用上述进一步方案的有益效果是：第二导电类型屏蔽层屏蔽了栅极和集电极之间的电容耦合，减小了器件的电容，提高了器件的开关速度，减小了开关损耗，从而改善了正向导通压降与关断损耗之间的折中关系，并且增强了抗短路能力。
进一步的，所述沟槽栅结构的部分栅电极短接所述发射极金属。
采用上述进一步方案的有益效果是：沟槽栅结构中的一部分栅极接发射极，形成***栅结构，从而减小了反向传输电容，进一步提高了器件的开关速度，减小了开关损耗，改善了正向导通压降与关断损耗之间的折中关系。
进一步的，还包括第一导电类型半导体第二发射区和第二导电类型半导体第三基区，第一导电类型半导体第二发射区和第二导电类型半导体第三基区位于沟槽栅结构和第一导电类型半导体漂移区之间，第一导电类型半导体第二发射区位于第二导电类型半导体第三基区中，且沟槽栅结构的一侧与第一导电类型半导体第二发射区和第二导电类型半导体第三基区的一侧接触；发射极金属还位于第一导电类型半导体第二发射区、第二导电类型半导体第三基区和沟槽栅结构上。
采用上述进一步方案的有益效果是：提高了整个器件的沟道密度和发射极一侧的载流子浓度，减小了导通压降，此外，其屏蔽了栅极集电极之间的电容耦合，减小了器件的电容，提高了器件的开关速度，减小了开关损耗，从而改善了正向导通压降与关断损耗之间的折中关系。
进一步的，还包括第二导电类型半导体第四基区，第二导电类型半导体第四基区位于第二导电类型半导体第三基区第一部分的侧面和第一导电类型半导体漂移区的上方，且位于第一导电类型半导体第二发射区和第二导电类型半导体第三基区第二部分的下方，第二导电类型半导体第四基区所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区和第二导电类型半导体第三基区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：正向阻断时，由第二导电类型半导体第四基区与第一导电类型半导体漂移区构成的反偏PN结进行耐压，由于第一导电类型半导体第二发射区和第二导电类型半导体第三基区第二部分下方的第二导电类型半导体第四基区由宽禁带材料构成，所以提高了整个器件的耐压。
进一步的，还包括第二导电类型半导体第四基区，第二导电类型半导体第四基区位于第一导电类型半导体漂移区上，且位于第一导电类型半导体第二发射区和第二导电类型半导体第三基区的下方，第二导电类型半导体第四基区所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区和第二导电类型半导体第三基区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：正向阻断时，由第二导电类型半导体第四基区与第一导电类型半导体漂移区构成的反偏PN结进行耐压，由于第一导电类型半导体第二发射区和整个第二导电类型半导体第三基区下方的第二导电类型半导体第四基区由宽禁带材料构成，所以进一步提高了整个器件的耐压。
进一步的，还包括第二导电类型第二半导体层，第二导电类型第二半导体层位于发射极金属和第二导电类型半导体第三基区的第二部分之间，第二导电类型第二半导体层所用半导体材料的禁带宽度小于第二导电类型半导体第三基区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型第二半导体层所用半导体材料的禁带宽度小于第二导电类型半导体第三基区所用半导体材料的禁带宽度，从而在两者的接触面形成异质结，该异质结作为空穴势垒，增强了器件正向导通时的电导调制效应，降低了导通压降，从而进一步改善了正向导通压降与关断损耗之间的折中关系。
为解决上述技术问题，本发明提供一种沟槽型绝缘栅双极晶体管的制造方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区，在半导体基片上依次形成第一导电类型半导体场阻止层和第一导电类型半导体漂移区；
在第一导电类型半导体漂移区上方的一侧形成第二导电类型半导体第二基区，在第一导电类型半导体漂移区和第二导电类型半导体第二基区上形成第二导电类型半导体基区，
在第二导电类型半导体基区上形成第一导电类型半导体发射区和第二导电类型半导体发射区，第一导电类型半导体发射区的侧面和第二导电类型半导体发射区侧面相互接触；第一导电类型半导体发射区、第二导电类型半导体发射区和第二导电类型半导体基区所用半导体材料的禁带宽度小于第二导电类型半导体第二基区、第一导电类型半导体漂移区、第一导电类型半导体场阻止层和第二导电类型半导体集电区所用半导体材料的禁带宽度；
在第一导电类型半导体漂移区上以及第一导电类型半导体发射区、第二导电类型半导体基区和第一导电类型半导体漂移区的侧面形成沟槽栅结构；
在第二导电类型半导体发射区和第一导电类型半导体发射区上形成发射极金属；
在半导体基片的下方形成金属化集电极。
本发明的有益效果是：本发明通过利用窄禁带材料沟道迁移率高以及其与发射极金属形成的欧姆接触电阻小的特点，以窄禁带半导体材料来形成导电沟道且与发射极金属形成欧姆接触，减小了沟道电阻和欧姆电阻，从而减小了器件的正向导通压降；此外，利用碳化硅等宽禁带材料临界击穿场强高的特点，使得器件击穿不受栅介质层的限制从而发生雪崩击穿，器件在正向阻断时击穿点的位置由原来的栅介质层转移到了第二导电类型半导体第二基区和第一导电类型半导体漂移区的反偏PN结上，在一定程度上提高了器件的击穿电压，从而在一定电压等级下可以适当减小漂移区厚度，进一步减小了正向导通压降与关断损耗，从而改善了导通压降与关断损耗的折中关系。
进一步的，在形成发射极金属之前，在第二导电类型半导体发射区上形成第二导电类型半导体层，在第一导电类型半导体发射区和第二导电类型半导体层上形成发射极金属，第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体发射区所用半导体材料的禁带宽度。
采用上述进一步方案的有益效果是：第二导电类型半导体层所用半导体材料的禁带宽度小于第二导电类型半导体发射区所用半导体材料的禁带宽度，从而在两者的接触面形成异质结，该异质结作为空穴势垒，增强了器件正向导通时的电导调制效应，降低了导通压降，从而进一步改善了正向导通压降与关断损耗之间的折中关系。
附图说明
图1是传统沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图2是本发明第一实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图3是本发明第二实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图4是本发明第三实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图5是本发明第四实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图6是本发明第五实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图7是本发明第六实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图8是本发明第七实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图9是本发明第八实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图10是本发明第九实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图11是本发明第十实施例的沟槽型绝缘栅双极晶体管的半元胞结构示意图；
图12是本发明形成Si/SiC异质结之后的能带图；
图13是本发明形成GeSi/Si异质结之后的能带图。
附图中，各标号所代表的部件列表如下：
1、沟槽型栅电极，2、栅介质层，3、第一导电类型半导体发射区，4、发射极金属，5、第二导电类型半导体发射区，6-1、第二导电类型半导体基区，6-2、第二导电类型半导体第二基区，7、第一导电类型半导体漂移区，8、第一导电类型半导体场阻止层，9、第二导电类型半导体集电区，10、金属化集电极，11、第一导电类型载流子存储层，12、第二导电类型半导体层，13、第二导电类型屏蔽层，14-1、第二导电类型半导体第三基区，14-2、第二导电类型半导体第四基区，15、第一导电类型半导体第二发射区，16、第二导电类型第二半导体层。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
考虑到硅基器件相比于碳化硅等宽禁带半导体材料，其沟道迁移率更高，沟道电阻更小，界面态密度更小，而碳化硅等宽禁带材料由于禁带宽度大，其临界击穿电场高，在同样的结构尺寸下，其击穿电压比硅材料要高很多，所以如果在同样的击穿电压下，碳化硅器件的漂移区厚度可以更小，从而减小了导通压降，改善了导通压降与关断损耗之间的折中关系。故而，为了充分发挥硅材料沟道迁移率高、沟道电阻小、界面态密度小和碳化硅等宽禁带材料临界击穿场强高的特点，需要提出一种结合上述两种材料优势特点的混合型新结构，以此来改善导通压降与关断损耗之间的折中关系。
如图2所示，本发明第一实施例提供的一种沟槽型绝缘栅双极晶体管，包括：金属化集电极10、第二导电类型半导体集电区9、第一导电类型半导体漂移区7、第一导电类型半导体场阻止层8、第二导电类型半导体基区6-1、第二导电类型半导体第二基区6-2、第一导电类型半导体发射区3、第二导电类型半导体发射区5、沟槽栅结构和发射极金属4；
金属化集电极10位于第二导电类型半导体集电区9的下方，第一导电类型半导体场阻止层8和第一导电类型半导体漂移区7依次位于第二导电类型半导体集电区9上；；
第二导电类型半导体第二基区6-2位于第一导电类型半导体漂移区7上方的一侧；第二导电类型半导体基区6-1位于第一导电类型半导体漂移区7和第二导电类型半导体第二基区6-2上；
第二导电类型半导体发射区5和第一导电类型半导体发射区3并排位于第二导电类型半导体基区6-1上，且侧面相互接触；发射极金属4位于第二导电类型半导体发射区5和第一导电类型半导体发射区3上；
沟槽栅结构位于第一导电类型半导体漂移区7上，且其靠近发射极金属4的一侧与第一导电类型半导体发射区3、第二导电类型半导体基区6-1和第一导电类型半导体漂移区7的一侧接触；
第一导电类型半导体发射区3、第二导电类型半导体发射区5和第二导电类型半导体基区6-1所用半导体材料的禁带宽度小于第二导电类型半导体第二基区6-2、第一导电类型半导体漂移区7、第一导电类型半导体场阻止层8和第二导电类型半导体集电区9所用半导体材料的禁带宽度。
上述实施例中，通过利用窄禁带材料沟道迁移率高以及其与发射极金属形成的欧姆接触电阻小的特点，以窄禁带半导体材料来形成导电沟道且与发射极金属形成欧姆接触，减小了沟道电阻和欧姆电阻，从而减小了器件的正向导通压降；此外，利用碳化硅等宽禁带材料临界击穿场强高的特点，使得器件击穿不受栅介质层的限制从而发生雪崩击穿，器件在正向阻断时击穿点的位置由原来的栅介质层转移到了第二导电类型半导体第二基区和第一导电类型半导体漂移区的反偏PN结上，在一定程度上提高了器件的击穿电压，从而在一定电压等级下可以适当减小漂移区厚度，进一步减小了正向导通压降与关断损耗，从而改善了导通压降与关断损耗的折中关系。
本实施例中，第一导电类型半导体发射区3、第二导电类型半导体发射区5和第二导电类型半导体基区6-1所用半导体材料的禁带宽度小于第二导电类型半导体第二基区6-2、第一导电类型半导体漂移区7、第一导电类型半导体场阻止层8和第二导电类型半导体集电区9所用半导体材料的禁带宽度，使第二导电类型半导体基区6-1与第二导电类型半导体第二基区6-2在其接触界面形成异质结，使第二导电类型半导体基区6-1与第一导电类型半导体漂移区7在其接触界面形成异质结，如图12所示；第二导电类型半导体第二基区6-2的宽度小于等于第二导电类型半导体基区6-1的宽度，第二导电类型半导体第二基区6-2的厚度小于等于第二导电类型半导体基区6-1的厚度，第二导电类型半导体第二基区6-2的掺杂浓度与第二导电类型半导体基区6-1的掺杂浓度可以相同，也可以不同，通过调节掺杂浓度来改变非平衡载流子的势垒高度。沟槽栅结构包括沟槽型栅电极1，和设置在沟槽型栅电极1底面和侧面的栅介质层2。
另外，所述第一导电类型半导体发射区3、第二导电类型半导体发射区5和第二导电类型半导体基区6-1所用半导体可以是单晶材料，也可以是多晶材料。所述沟槽栅结构包括沟槽型栅电极1和包围在沟槽型栅电极1表面的栅介质层2，所述沟槽型栅电极1可以是多晶硅栅电极，所述栅介质层2可以为栅氧化层。所述第二导电类型半导体第二基区6-2可以向左延伸直接与栅介质层2直接接触。本发明器件所用半导体材料为碳化硅、硅、砷化镓、氮化镓、三氧化二镓或金刚石。
所述第一导电类型为N型，第二导电类型为P型，或者第二导电类型为P型，第一导电类型为N型。第一导电类型半导体发射区3可以为N+硅发射区，第二导电类型半导体发射区5可以为P+硅发射区，第二导电类型半导体基区6-1可以为P型硅基区，第二导电类型半导体第二基区6-2可以为P型碳化硅基区，第一导电类型半导体漂移区7可以为N-碳化硅漂移区，第一导电类型半导体场阻止层8可以为N型碳化硅场阻止层，第二导电类型半导体集电区9可以为P型碳化硅集电区，第一导电类型载流子存储层11可以为N型碳化硅载流子存储层，第二导电类型半导体层12可以为P型锗硅层，第二导电类型屏蔽层13可以为P型碳化硅屏蔽层，第二导电类型半导体第三基区14-1可以为P型硅第二基区，第二导电类型半导体第四基区14-2可以为P型碳化硅第二基区，第一导电类型半导体第二发射区15可以为N+硅第二发射区，第二导电类型第二半导体层16可以为P型第二锗硅层。
此外，第二导电类型半导体基区6-1和第二导电类型半导体第二基区6-2的掺杂浓度为5×1016cm-3～2×1017cm-3，厚度为0.5～2μm；第一导电类型半导体发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，厚度为0.2～0.5μm；栅氧化层厚度为50～100nm；沟槽型栅电极1的沟槽深度为1～10μm；第一导电类型半导体漂移区的掺杂浓度为7×1013cm-3～8×1014cm-3，厚度为60～150μm；第一导电类型半导体场阻止层8的掺杂浓度为5×1015cm-3～5×1017cm-3，厚度为1～5μm；第二导电类型半导体集电区9的掺杂浓度为1×1018cm-3～1×1019cm-3，厚度为1～5μm；元胞宽度为1～10μm。
下面通过N沟道沟槽型IGBT为例详细说明本发明的原理，在原理说明中将禁带宽度较小的一方称为(相对另一方而言的)窄禁带半导体，同理将禁带宽度较大的一方称为(相对另一方而言的)宽禁带半导体。具体原理如下：
由于窄禁带半导体的临界击穿电场更小，根据高斯定律，其所构成的沟槽型器件的击穿电压往往受限于栅氧化层的氧化层电场，器件在雪崩击穿之前已经发生了氧化层击穿，从而限制了器件的击穿电压。因此，通过引入宽禁带材料，利用宽禁带材料高临界击穿电场的优势，使得器件击穿不受栅氧化层的限制从而发生雪崩击穿，器件的击穿点由原来的栅氧化层转移到了第二导电类型半导体第二基区6-2和第一导电类型半导体漂移区7/第一导电类型载流子存储层11的反偏PN结上，在一定程度上提高了器件的击穿电压，从而在一定电压等级下可以适当减小漂移区厚度，减小了正向导通压降与关断时间，其中第二导电类型半导体第二基区6-2为P型第二基区，第一导电类型半导体漂移区7为N型漂移区，第一导电类型载流子存储层11为N型载流子存储层。此外，由于第二导电类型半导体基区6-1、第二导电类型半导体发射区5和第一导电类型半导体发射区3所用的是窄禁带材料，利用窄禁带材料沟道迁移率高以及其与发射极金属形成的欧姆接触电阻小的特点，以窄禁带半导体材料来形成导电沟道且与发射极金属形成欧姆接触，减小了沟道电阻和欧姆电阻，从而减小了器件的正向导通压降，其中，第二导电类型半导体基区6-1为P型基区，第二导电类型半导体发射区5为P型发射区和第一导电类型半导体发射区3为N型发射区。因此，综合以上两个原理分析，从而改善了导通压降与关断损耗的折中关系。
如图3所示，本发明第二实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第一实施例的基础上设置第一导电类型载流子存储层11，第一导电类型载流子存储层11位于第二导电类型半导体第二基区6-2和第一导电类型半导体漂移区7之间，且第一导电类型载流子存储层11的侧面与沟槽栅结构的侧面接触，第一导电类型载流子存储层11的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度。
上述实施例中，第一导电类型载流子存储层11的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度，从而增强了电导调制效应，大大降低了器件的导通压降，进一步改善了正向导通压降与关断损耗之间的折中关系。
如图4所示，本发明第三实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第二实施例的基础上设置第二导电类型半导体层12，第二导电类型半导体层12位于第二导电类型半导体发射区5和发射极金属4之间，第二导电类型半导体层12所用半导体材料的禁带宽度小于第二导电类型半导体发射区5所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层12所用半导体材料的禁带宽度小于第二导电类型半导体发射区5所用半导体材料的禁带宽度，从而在两者的接触面形成异质结，该异质结作为空穴势垒，如图13所示，增强了器件正向导通时的电导调制效应，降低了导通压降，从而进一步改善了正向导通压降与关断损耗之间的折中关系。
如图5所示，本发明第四实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第二实施例的基础上设置第二导电类型半导体层12，所述第二导电类型半导体层12位于第二导电类型半导体发射区5内部，其厚度小于等于第二导电类型半导体发射区5的厚度，第二导电类型半导体层12所用半导体材料的禁带宽度小于第二导电类型半导体发射区5和第二导电类型半导体基区6-1所用半导体材料的禁带宽度。
上述实施例中，第二导电类型半导体层12所用半导体材料的禁带宽度小于第二导电类型半导体基区6-1所用半导体材料的禁带宽度，从而使第二导电类型半导体层12与第二导电类型半导体基区6-1的接触面形成异质结，增强了抗闩锁的能力。
如图6所示，本发明第五实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第四实施例的基础上设置第二导电类型屏蔽层13，第二导电类型屏蔽层13位于第一导电类型半导体漂移区7和沟槽栅结构之间，且第二导电类型屏蔽层13的一侧与沟槽栅结构远离发射极金属4的一侧接触。
上述实施例中，第二导电类型屏蔽层13屏蔽了栅极和集电极之间的电容耦合，减小了器件的电容，提高了器件的开关速度，减小了开关损耗，从而改善了正向导通压降与关断损耗之间的折中关系，并且增强了抗短路能力。
如图7所示，本发明第六实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第五实施例的基础上，使所述沟槽栅结构的部分栅电极短接发射极金属4。
上述实施例中，沟槽栅结构中的一部分栅极接发射极，形成***栅结构，从而减小了反向传输电容，进一步提高了器件的开关速度，减小了开关损耗，改善了正向导通压降与关断损耗之间的折中关系。此时，沟槽栅结构分为两部分，一部分作为栅电极，另一部分电极与发射极金属4短接作为发射极，从而形成***栅结构。
如图8所示，本发明第七实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第四实施例的基础上设置第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1，第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1位于沟槽栅结构和第一导电类型半导体漂移区7之间，第一导电类型半导体第二发射区15位于第二导电类型半导体第三基区14-1中，且沟槽栅结构的一侧与第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1的一侧接触；发射极金属4还位于第一导电类型半导体第二发射区15、第二导电类型半导体第三基区14-1和沟槽栅结构上。
该实施例提高了整个器件的沟道密度和发射极一侧的载流子浓度，减小了导通压降，此外，其屏蔽了栅极集电极之间的电容耦合，减小了器件的电容，提高了器件的开关速度，减小了开关损耗，从而改善了正向导通压降与关断损耗之间的折中关系。第一导电类型半导体第二发射区15、第二导电类型半导体第三基区14-1、发射极金属4与沟槽栅结构形成平面型IGBT结构，第二导电类型半导体第三基区14-1的掺杂浓度与第二导电类型半导体基区6-1相等，从而使得平面型IGBT结构与沟槽型IGBT结构阈值电压相等。
如图9所示，本发明第八实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第七实施例的基础上设置第二导电类型半导体第四基区14-2，第二导电类型半导体第四基区14-2位于第二导电类型半导体第三基区14-1第一部分的侧面和第一导电类型半导体漂移区7的上方，且位于第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1第二部分的下方，第二导电类型半导体第四基区14-2所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1所用半导体材料的禁带宽度。
上述实施例中，正向阻断时，由第二导电类型半导体第四基区与第一导电类型半导体漂移区构成的反偏PN结进行耐压，由于第一导电类型半导体第二发射区和第二导电类型半导体第三基区第二部分下方的第二导电类型半导体第四基区由宽禁带材料构成，所以提高了整个器件的耐压。
当第二导电类型半导体第四基区14-2的禁带宽度大于第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1的禁带宽度时，第二导电类型半导体第四基区14-2与第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1在其接触面形成异质结。第二导电类型半导体第四基区14-2与第二导电类型半导体第三基区14-1掺杂浓度可以相同，也可以不同，通过调节掺杂浓度来改变非平衡载流子的势垒高度。
如图10所示，本发明第九实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第七实施例的基础上设置第二导电类型半导体第四基区14-2，第二导电类型半导体第四基区14-2位于第一导电类型半导体漂移区7上，且位于第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1的下方，第二导电类型半导体第四基区14-2所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区15和第二导电类型半导体第三基区14-1所用半导体材料的禁带宽度。
上述实施例中，正向阻断时，由第二导电类型半导体第四基区与第一导电类型半导体漂移区构成的反偏PN结进行耐压，由于第一导电类型半导体第二发射区和整个第二导电类型半导体第三基区下方的第二导电类型半导体第四基区由宽禁带材料构成，所以进一步提高了整个器件的耐压。
如图11所示，本发明第十实施例提供一种沟槽型绝缘栅双极晶体管，本实施例是在第九实施例的基础上设置第二导电类型第二半导体层16，第二导电类型第二半导体层16位于发射极金属4和第二导电类型半导体第三基区14-1的第二部分之间，第二导电类型第二半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体第三基区14-1所用半导体材料的禁带宽度。
上述实施例中，第二导电类型第二半导体层16所用半导体材料的禁带宽度小于第二导电类型半导体第三基区14-1所用半导体材料的禁带宽度，从而在两者的接触面形成异质结，如图13所示，该异质结作为空穴势垒，增强了器件正向导通时的电导调制效应，降低了导通压降，从而进一步改善了正向导通压降与关断损耗之间的折中关系。
第二导电类型第二半导体层16与第二导电类型半导体第三基区14-1掺杂浓度可以相同，也可以不同，通过调节掺杂浓度来改变非平衡载流子的势垒高度。
本发明第十一实施例提供一种沟槽型绝缘栅双极晶体管的制造方法，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区9，在半导体基片上依次形成第一导电类型半导体场阻止层8和第一导电类型半导体漂移区7；
在第一导电类型半导体漂移区7上方的一侧形成第二导电类型半导体第二基区6-2，在第一导电类型半导体漂移区7和第二导电类型半导体第二基区6-2上形成第二导电类型半导体基区6-1，
在第二导电类型半导体基区6-1上形成第一导电类型半导体发射区3和第二导电类型半导体发射区5，第一导电类型半导体发射区3的侧面和第二导电类型半导体发射区5侧面相互接触；第一导电类型半导体发射区3、第二导电类型半导体发射区5和第二导电类型半导体基区6-1所用半导体材料的禁带宽度小于第二导电类型半导体第二基区6-2、第一导电类型半导体漂移区7、第一导电类型半导体场阻止层8和第二导电类型半导体集电区9所用半导体材料的禁带宽度；
在第一导电类型半导体漂移区7上以及第一导电类型半导体发射区3、第二导电类型半导体基区6-1和第一导电类型半导体漂移区7的侧面形成沟槽栅结构；
在第二导电类型半导体发射区5和第一导电类型半导体发射区3上形成发射极金属4；
在半导体基片的下方形成金属化集电极10。
上述实施例中，例如，通过外延工艺形成第一导电类型半导体场阻止层8和第一导电类型半导体漂移区7；
通过外延工艺在第一导电类型半导体漂移区7上外延一层碳化硅层，通过光刻工艺，刻蚀掉一部分碳化硅层，再通过外延工艺在器件表面外延一层硅层，通过光刻工艺，并离子注入第二导电类型半导体型杂质，然后进行退火处理，在第一导电类型半导体漂移区7上方的一侧形成第二导电类型半导体第二基区6-2，并在第一导电类型半导体漂移区7和第二导电类型半导体第二基区6-2上形成第二导电类型半导体基区6-1；
通过光刻工艺，并向第二导电类型半导体基区6-1离子注入第二导电类型半导体型杂质，然后进行退火处理，在第二导电类型半导体基区6-1上方的一侧形成第二导电类型半导体发射区5；通过光刻工艺，并向第二导电类型半导体基区6-1离子注入第一导电类型半导体型杂质，然后进行退火处理，在第二导电类型半导体基区6-1上方的另一侧形成第一导电类型半导体发射区3；
通过光刻工艺，在第一导电类型半导体漂移区7上方的一侧进行沟槽刻蚀，刻蚀出栅极沟槽，沟槽的深度超过第二导电类型半导体型基区的结深，沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净，然后依次通过氧化和淀积工艺在沟槽内生长栅介质和栅导电材料，从而在第一导电类型半导体漂移区7上以及第一导电类型半导体发射区3、第二导电类型半导体基区6-1和第一导电类型半导体漂移区7的侧面形成沟槽栅结构；
通过蒸发或溅射工艺，然后通过刻蚀工艺，形成发射极金属4；
通过蒸发或溅射工艺形成金属化集电极10，在形成金属化集电极10之前减薄半导体基片的厚度。
可选地，在形成发射极金属4之前，在第二导电类型半导体发射区5上形成第二导电类型半导体层12，在第一导电类型半导体发射区3和第二导电类型半导体层12上形成发射极金属4，第二导电类型半导体层12所用半导体材料的禁带宽度小于第二导电类型半导体发射区5所用半导体材料的禁带宽度。其中，通过外延工艺在第二导电类型半导体发射区5上外延形成第二导电类型半导体层12。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种沟槽型绝缘栅双极晶体管，包括：金属化集电极(10)、第二导电类型半导体集电区(9)、第一导电类型半导体漂移区(7)、第一导电类型半导体场阻止层(8)、第二导电类型半导体基区(6-1)、第二导电类型半导体第二基区(6-2)、第一导电类型半导体发射区(3)、第二导电类型半导体发射区(5)、沟槽栅结构和发射极金属(4)；
金属化集电极(10)位于第二导电类型半导体集电区(9)的下方，第一导电类型半导体场阻止层(8)和第一导电类型半导体漂移区(7)依次位于第二导电类型半导体集电区(9)上；
第二导电类型半导体第二基区(6-2)位于第一导电类型半导体漂移区(7)上方的一侧；第二导电类型半导体基区(6-1)位于第一导电类型半导体漂移区(7)和第二导电类型半导体第二基区(6-2)的上表面；
第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)并排位于第二导电类型半导体基区(6-1)上，且侧面相互接触；发射极金属(4)位于第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)上；
沟槽栅结构位于第一导电类型半导体漂移区(7)上，且其靠近发射极金属(4)的一侧与第一导电类型半导体发射区(3)、第二导电类型半导体基区(6-1)和第一导电类型半导体漂移区(7)的一侧接触；
其特征在于，第一导电类型半导体发射区(3)、第二导电类型半导体发射区(5)和第二导电类型半导体基区(6-1)所用半导体材料的禁带宽度小于第二导电类型半导体第二基区(6-2)、第一导电类型半导体漂移区(7)、第一导电类型半导体场阻止层(8)和第二导电类型半导体集电区(9)所用半导体材料的禁带宽度。
2.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第一导电类型载流子存储层(11)，第一导电类型载流子存储层(11)位于第二导电类型半导体第二基区(6-2)和第一导电类型半导体漂移区(7)之间，且第一导电类型载流子存储层(11)的侧面与沟槽栅结构的侧面接触，第一导电类型载流子存储层(11)的掺杂浓度大于第一导电类型半导体漂移区(7)的掺杂浓度。
3.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(12)，第二导电类型半导体层(12)位于第二导电类型半导体发射区(5)和发射极金属(4)之间，第二导电类型半导体层(12)所用半导体材料的禁带宽度小于第二导电类型半导体发射区(5)所用半导体材料的禁带宽度。
4.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体层(12)，所述第二导电类型半导体层(12)位于第二导电类型半导体发射区(5)内部，其厚度小于等于第二导电类型半导体发射区(5)的厚度，第二导电类型半导体层(12)所用半导体材料的禁带宽度小于第二导电类型半导体发射区(5)和第二导电类型半导体基区(6-1)所用半导体材料的禁带宽度。
5.根据权利要求1所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型屏蔽层(13)，第二导电类型屏蔽层(13)位于第一导电类型半导体漂移区(7)和沟槽栅结构之间，且第二导电类型屏蔽层(13)的一侧与沟槽栅结构远离发射极金属(4)的一侧接触。
6.根据权利要求1-5任一项所述的一种沟槽型绝缘栅双极晶体管，其特征在于：所述沟槽栅结构的部分栅电极短接所述发射极金属(4)。
7.根据权利要求1-5任一项所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)，第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)位于沟槽栅结构和第一导电类型半导体漂移区(7)之间，第一导电类型半导体第二发射区(15)位于第二导电类型半导体第三基区(14-1)中，且沟槽栅结构的一侧与第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)的一侧接触；发射极金属(4)还位于第一导电类型半导体第二发射区(15)、第二导电类型半导体第三基区(14-1)和沟槽栅结构上。
8.根据权利要求7所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体第四基区(14-2)，第二导电类型半导体第四基区(14-2)位于第二导电类型半导体第三基区(14-1)第一部分的侧面和第一导电类型半导体漂移区(7)的上方，且位于第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)第二部分的下方，第二导电类型半导体第四基区(14-2)所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)所用半导体材料的禁带宽度。
9.根据权利要求7所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型半导体第四基区(14-2)，第二导电类型半导体第四基区(14-2)位于第一导电类型半导体漂移区(7)上，且位于第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)的下方，第二导电类型半导体第四基区(14-2)所用半导体材料的禁带宽度大于或等于第一导电类型半导体第二发射区(15)和第二导电类型半导体第三基区(14-1)所用半导体材料的禁带宽度。
10.根据权利要求9所述的一种沟槽型绝缘栅双极晶体管，其特征在于：还包括第二导电类型第二半导体层(16)，第二导电类型第二半导体层(16)位于发射极金属(4)和第二导电类型半导体第三基区(14-1)的第二部分之间，第二导电类型第二半导体层(16)所用半导体材料的禁带宽度小于第二导电类型半导体第三基区(14-1)所用半导体材料的禁带宽度。
11.一种沟槽型绝缘栅双极晶体管的制造方法，其特征在于，包括以下步骤：
选取第二导电类型半导体基片作为器件的第二导电类型半导体集电区(9)，在半导体基片上依次形成第一导电类型半导体场阻止层(8)和第一导电类型半导体型漂移区(7)；
在第一导电类型半导体漂移区(7)上方的一侧形成第二导电类型半导体第二基区(6-2)，在第一导电类型半导体型漂移区(7)和第二导电类型半导体第二基区(6-2)上形成第二导电类型半导体基区(6-1)，
在第二导电类型半导体基区(6-1)上形成第一导电类型半导体发射区(3)和第二导电类型半导体发射区(5)，第一导电类型半导体发射区(3)的侧面和第二导电类型半导体发射区(5)侧面相互接触；第一导电类型半导体发射区(3)、第二导电类型半导体发射区(5)和第二导电类型半导体基区(6-1)所用半导体材料的禁带宽度小于第二导电类型半导体第二基区(6-2)、第一导电类型半导体漂移区(7)、第一导电类型半导体场阻止层(8)和第二导电类型半导体集电区(9)所用半导体材料的禁带宽度；
在第一导电类型半导体漂移区(7)上以及第一导电类型半导体发射区(3)、第二导电类型半导体基区(6-1)和第一导电类型半导体漂移区(7)的侧面形成沟槽栅结构；
在第二导电类型半导体发射区(5)和第一导电类型半导体发射区(3)上形成发射极金属(4)；
在半导体基片(9)的下方形成金属化集电极(10)。
12.根据权利要求11所述的一种沟槽型绝缘栅双极晶体管的制造方法，其特征在于：还包括步骤：在形成发射极金属(4)之前，在第二导电类型半导体发射区(5)上形成第二导电类型半导体层(12)，在第一导电类型半导体发射区(3)和第二导电类型半导体层(12)上形成发射极金属(4)，第二导电类型半导体层(12)所用半导体材料的禁带宽度小于第二导电类型半导体发射区(5)所用半导体材料的禁带宽度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910812108.3A CN110416295B (zh) | 2019-08-30 | 2019-08-30 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910812108.3A CN110416295B (zh) | 2019-08-30 | 2019-08-30 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110416295A CN110416295A (zh) | 2019-11-05 |
| CN110416295B true CN110416295B (zh) | 2020-08-14 |
Family
ID=68369372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910812108.3A Active CN110416295B (zh) | 2019-08-30 | 2019-08-30 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110416295B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7388216B2 (ja) * | 2020-02-04 | 2023-11-29 | 株式会社デンソー | 窒化物半導体装置 |
| CN111834450B (zh) * | 2020-08-31 | 2021-05-14 | 电子科技大学 | 一种集成齐纳二极管的soi ligbt器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452803A (zh) * | 2016-05-24 | 2017-12-08 | 英飞凌科技股份有限公司 | 具有沟槽栅极结构的宽带隙半导体器件 |
| CN108258040A (zh) * | 2017-12-26 | 2018-07-06 | 西安电子科技大学 | 具有宽带隙半导体衬底材料的绝缘栅双极晶体管及其制作方法 |
| CN108389902A (zh) * | 2018-04-28 | 2018-08-10 | 四川大学 | 一种含有背面槽栅的逆导型igbt |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10147813B2 (en) * | 2016-03-04 | 2018-12-04 | United Silicon Carbide, Inc. | Tunneling field effect transistor |
-
2019
- 2019-08-30 CN CN201910812108.3A patent/CN110416295B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107452803A (zh) * | 2016-05-24 | 2017-12-08 | 英飞凌科技股份有限公司 | 具有沟槽栅极结构的宽带隙半导体器件 |
| CN108258040A (zh) * | 2017-12-26 | 2018-07-06 | 西安电子科技大学 | 具有宽带隙半导体衬底材料的绝缘栅双极晶体管及其制作方法 |
| CN108389902A (zh) * | 2018-04-28 | 2018-08-10 | 四川大学 | 一种含有背面槽栅的逆导型igbt |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110416295A (zh) | 2019-11-05 |
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