CN114373800B - 横向双扩散场效应晶体管、制作方法、芯片及电路 - Google Patents

横向双扩散场效应晶体管、制作方法、芯片及电路 Download PDF

Info

Publication number
CN114373800B
CN114373800B CN202210276656.0A CN202210276656A CN114373800B CN 114373800 B CN114373800 B CN 114373800B CN 202210276656 A CN202210276656 A CN 202210276656A CN 114373800 B CN114373800 B CN 114373800B
Authority
CN
China
Prior art keywords
layer
substrate
heavily doped
oxidation
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210276656.0A
Other languages
English (en)
Other versions
CN114373800A (zh
Inventor
余山
赵东艳
王于波
陈燕宁
付振
刘芳
王凯
吴波
邓永峰
刘倩倩
郁文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Smartchip Microelectronics Technology Co Ltd
Beijing Core Kejian Technology Co Ltd
Original Assignee
Beijing Smartchip Microelectronics Technology Co Ltd
Beijing Core Kejian Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Smartchip Microelectronics Technology Co Ltd, Beijing Core Kejian Technology Co Ltd filed Critical Beijing Smartchip Microelectronics Technology Co Ltd
Priority to CN202210276656.0A priority Critical patent/CN114373800B/zh
Publication of CN114373800A publication Critical patent/CN114373800A/zh
Application granted granted Critical
Publication of CN114373800B publication Critical patent/CN114373800B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路。晶体管包括：衬底，衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，第一衬底层和第一氧化层凸出于重掺杂层的表面，第一衬底层和第二衬底层具有第一导电类型，重掺杂层具有第二导电类型；第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极；氧化隔离层，形成于第一衬底层和第一氧化层的两侧，且氧化隔离层的底部与重掺杂层接触；氧化隔离层外侧形成有重掺杂多晶硅区，重掺杂多晶硅区的底部与重掺杂层接触，重掺杂多晶硅区具有第二导电类型；重掺杂多晶硅区内形成有接电极。通过本发明提供的晶体管能够降低表面电场，提高击穿电压。

Description

横向双扩散场效应晶体管、制作方法、芯片及电路
技术领域
本发明涉及半导体技术领域，具体地，涉及一种横向双扩散场效应晶体管、一种横向双扩散场效应晶体管制作方法、一种芯片和一种电路。
背景技术
横向双扩散场效应晶体管（Lateral Double-Diffused MOSFET，LDMOS）作为一种横向功率器件，其电极均位于器件表面，易于通过内部连接实现与低压信号电路以及其它器件的单片集成，同时又具有耐压高、增益大、线性度好、效率高、宽带匹配性能好等优点，如今已被广泛应用于功率集成电路中，尤其是低功耗和高频电路。
现有技术中，横向双扩散场效应晶体管的表面电场强度非常大，从而导致击穿电压非常容易在表面击穿，而且击穿电压也非常低，达不到高击穿电压的效果。
发明内容
针对现有技术中横向双扩散场效应晶体管的表面电场大的技术问题，本发明提供了一种横向双扩散场效应晶体管、一种横向双扩散场效应晶体管制作方法、一种芯片和一种电路，采用该方法制备出的横向双扩散场效应晶体管能够降低表面电场，提高击穿电压。
为实现上述目的，本发明一方面提供一种横向双扩散场效应晶体管，包括：衬底，所述衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，所述第一衬底层和所述第一氧化层凸出于所述重掺杂层的表面，所述第一衬底层和所述第二衬底层具有第一导电类型，所述重掺杂层具有与第一导电类型不同的第二导电类型；所述第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极；氧化隔离层，形成于所述第一衬底层和所述第一氧化层的两侧，且所述氧化隔离层的底部与所述重掺杂层接触；所述氧化隔离层外侧形成有重掺杂多晶硅区，所述重掺杂多晶硅区的底部与所述重掺杂层接触，所述重掺杂多晶硅区具有第二导电类型；所述重掺杂多晶硅区内形成有接电极。
进一步地，漂移区远离所述体区的一侧形成有浅槽隔离。
进一步地，所述浅槽隔离至少为两个；相邻两个浅槽隔离之间形成有第一保护环，所述第一保护环具有第二导电类型。
进一步地，所述浅槽隔离外侧形成有第二保护环，所述第二保护环具有第一导电类型。
进一步地，所述漂移区内还形成有微型浅槽隔离，所述微型浅槽隔离被部分栅极的多晶硅覆盖。
进一步地，所述第一氧化层的厚度介于1000-1500埃。
进一步地，所述氧化隔离层的厚度介于1500-200埃。
本发明第二方面提供一种横向双扩散场效应晶体管制作方法，所述横向双扩散场效应晶体管制作方法包括：形成衬底，所述衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，所述第一衬底层和所述第一氧化层凸出于所述重掺杂层的表面，所述第一衬底层和所述第二衬底层具有第一导电类型，所述重掺杂层具有与第一导电类型不同的第二导电类型；所述第一衬底层内形成有阱区、体区和漂移区；在所述第一衬底层和所述第一氧化层的两侧形成氧化隔离层，所述氧化隔离层的底部与所述重掺杂层接触；在所述氧化隔离层外侧形成重掺杂多晶硅区，所述重掺杂多晶硅区的底部与所述重掺杂层接触，所述重掺杂多晶硅区具有第二导电类型；在所述重掺杂多晶硅区内形成接电极；在所述第一衬底层内形成源极、漏极和栅极。
进一步地，所述衬底由SOI衬底和硅衬底制作而成。
进一步地，所述形成衬底，包括：提供一SOI衬底，所述SOI衬底由上至下包括上层硅、氧化层和硅衬底层；对所述SOI衬底的上层硅进行重掺杂，形成重掺杂层；在所述重掺杂层表面形成氧化层；提供一硅衬底，所述硅衬底表面具有氧化层；将所述硅衬底的氧化层与所述SOI衬底的氧化层进行粘接，以形成初始衬底，所述初始衬底由上至下依次包括硅衬底、氧化层、重掺杂层、第二氧化层和第二衬底层；在所述硅衬底内形成所述阱区、所述漂移区和所述体区；利用刻蚀工艺对所述硅衬底和氧化层的两侧进行刻蚀。
进一步地，所述方法还包括：在将所述硅衬底的氧化层与所述SOI衬底的氧化层进行粘接之后，将所述硅衬底的厚度减薄至设定厚度。
本发明第三方面提供一种芯片，该芯片包括上文所述的横向双扩散场效应晶体管。
本发明第四方面提供一种电路，该电路包括上文所述的横向双扩散场效应晶体管。
通过本发明提供的技术方案，本发明至少具有如下技术效果：
本发明的横向双扩散场效应晶体管包括一衬底，衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，第一衬底层和第一氧化层凸出于重掺杂层的表面，第一衬底层和第二衬底层具有第一导电类型，重掺杂层具有与第一导电类型不同的第二导电类型，第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极。氧化隔离层，形成于第一衬底层和第一氧化层的两侧，且氧化隔离层的底部与重掺杂层接触，在氧化隔离层外侧形成有重掺杂多晶硅区，重掺杂多晶硅区的底部与重掺杂层接触，重掺杂多晶硅区具有第二导电类型，所述重掺杂多晶硅区内形成有接电极。本发明在衬底内设置两层氧化层并在两层氧化层中间设置重掺杂层，第一氧化层与两侧的氧化隔离层连接，形成氧化隔离层，将第一衬底层内的区域作为有源区，第二氧化层起到隔离作用将重掺杂层与第二衬底层进行隔离。两侧的重掺杂多晶硅区通过接电极与栅极连接，将重掺杂层作为场板，将表面电场引入硅衬底里面，能够有效降低表面电场，提高击穿电压。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1为本发明实施例提供的横向双扩散场效应晶体管制作方法中在SOI衬底形成氧化层的剖面图；
图2为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的初始衬底的剖面图；
图3为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的阱区的剖面图；
图4为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的体区和漂移区的剖面图；
图5为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的衬底的剖面图；
图6为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的氧化隔离层和重掺杂多晶硅区的剖面图；
图7为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的横向双扩散场效应晶体管的剖面图；
图8为本发明实施例提供的横向双扩散场效应晶体管制作方法的流程图。
附图标记说明
1-第二衬底层；2-第二氧化层；3-重掺杂层；4-氧化层；5-硅衬底；6-阱区；7-漂移区；8-体区；9-浅槽隔离；10-微型浅槽隔离；11-第一氧化层；12-第一衬底层；13-氧化隔离层；14-重掺杂多晶硅区；15-接电极；16-源极；17-漏极；18-栅极；19-第一保护环；20-第二保护环。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。
下面将参考附图并结合实施例来详细说明本发明。
请参考图7，本发明实施例提供一种横向双扩散场效应晶体管，该横向双扩散场效应晶体管包括：衬底，所述衬底由上至下依次包括第一衬底层12、第一氧化层11、重掺杂层3、第二氧化层2和第二衬底层1，所述第一衬底层12和所述第一氧化层11凸出于所述重掺杂层3的表面，所述第一衬底层12和所述第二衬底1层具有第一导电类型，所述重掺杂层3具有与第一导电类型不同的第二导电类型；所述第一衬底层12内形成有阱区6、体区8、漂移区7、源极16、漏极17和栅极18；氧化隔离层13，形成于所述第一衬底层12和所述第一氧化层11的两侧，且所述氧化隔离层13的底部与所述重掺杂层3接触；所述氧化隔离层13外侧形成有重掺杂多晶硅区14，所述重掺杂多晶硅区14的底部与所述重掺杂层3接触，所述重掺杂多晶硅区14具有第二导电类型；所述重掺杂多晶硅区14内形成有接电极15。
具体地，本发明实施方式中，衬底由上至下依次包括第一衬底层12、第一氧化层11、重掺杂层3、第二氧化层2和第二衬底层1，第一衬底层12和第一氧化层11凸出于重掺杂层3的表面，第一衬底层12和第二衬底1层具有第一导电类型，重掺杂层3具有与第一导电类型不同的第二导电类型。第一衬底层12和第一氧化层11的两侧形成有氧化隔离层13，氧化隔离层13的底部与重掺杂层3接触，两侧的氧化隔离层13和第一氧化层11连接，起到隔离作用，第一衬底层12内形成阱区6、体区8、漂移区7、源极16、漏极17和栅极18。重掺杂层3接高电平，第二衬底层1接低电平，第二氧化层2起到隔离作用将重掺杂层3与第二衬底层1进行隔离。两侧的重掺杂多晶硅区14通过接电极15与栅极18连接，将重掺杂层3作为场板，将表面电场引入硅衬底里面，分担部分表面电场，能够有效降低表面电场，提高击穿电压。
进一步地，漂移区7远离所述体区8的一侧形成有浅槽隔离9。该浅槽隔离9用于进行隔离。
进一步地，所述浅槽隔离9至少为两个；相邻两个浅槽隔离9之间形成有第一保护环19，所述第一保护环19具有第二导电类型。该保护环接高电平，对横向双扩散场效应晶体管进行电压保护。
进一步地，所述浅槽隔离9外侧形成有第二保护环20，所述第二保护环20具有第一导电类型。该保护环接低电平并与衬底相连，对横向双扩散场效应晶体管进行电压保护。
进一步地，所述漂移区7内还形成有微型浅槽隔离10，所述微型浅槽隔离10被部分栅极18的多晶硅覆盖。
进一步地，所述第一氧化层11的厚度介于1000-1500埃。
具体地，本发明实施例中，第一氧化层11的厚度介于1000-1500埃，该厚度能够分担部分表面电场，提高击穿电压。若第一氧化层11过厚，分担电场的效果较差，不利于降低表面电场，若第一氧化层11过薄，则会有击穿的风险。
进一步地，所述氧化隔离层13的厚度介于1500-200埃。
具体地，本发明实施例中，氧化隔离层13的厚度介于1500-200埃，若氧化隔离层13过薄则会有击穿的风险，过厚则制作时间较长同时也会增加制作成本。
请参考图1-图8，本发明第二方面提供一种横向双扩散场效应晶体管制作方法，所述横向双扩散场效应晶体管制作方法包括：S101：形成衬底，所述衬底由上至下依次包括第一衬底层12、第一氧化层11、重掺杂层3、第二氧化层2和第二衬底层1，所述第一衬底层12和所述第一氧化层11凸出于所述重掺杂层3的表面，所述第一衬底层12和所述第二衬底层1具有第一导电类型，所述重掺杂层3具有与第一导电类型不同的第二导电类型；所述第一衬底层12内形成有阱区6、体区8和漂移区7；S102：在所述第一衬底层12和所述第一氧化层11的两侧形成氧化隔离层13，所述氧化隔离层13的底部与所述重掺杂层3接触；S103：在所述氧化隔离层13外侧形成重掺杂多晶硅区14，所述重掺杂多晶硅区14的底部与所述重掺杂层3接触，所述重掺杂多晶硅区14具有第二导电类型；S104：在所述重掺杂多晶硅区14内形成接电极15；S105：在所述第一衬底层12内形成源极16、漏极17和栅极18。
首先执行步骤S101：形成衬底，所述衬底由上至下依次包括第一衬底层12、第一氧化层11、重掺杂层3、第二氧化层2和第二衬底层1，所述第一衬底层12和所述第一氧化层11凸出于所述重掺杂层3的表面，所述第一衬底层12和所述第二衬底层1具有第一导电类型，所述重掺杂层3具有与第一导电类型不同的第二导电类型；所述第一衬底层12内形成有阱区6、体区8和漂移区7。
进一步地，所述衬底由SOI衬底和硅衬底制作而成。
进一步地，所述形成衬底，包括：提供一SOI衬底，所述SOI衬底由上至下包括上层硅、氧化层和硅衬底层1；对所述SOI衬底的上层硅进行重掺杂，形成重掺杂层3；在所述重掺杂层3表面形成氧化层；提供一硅衬底，所述硅衬底表面具有氧化层；将所述硅衬底的氧化层与所述SOI衬底表面的氧化层进行粘接，以形成初始衬底，所述初始衬底由上至下依次包括硅衬底5、氧化层4、重掺杂层3、第二氧化层2和第二衬底层1；在所述硅衬底内形成所述阱区6、所述漂移区7和所述体区8；利用刻蚀工艺对所述硅衬底5和氧化层4的两侧进行刻蚀。
进一步地，所述方法还包括：在将所述硅衬底的氧化层与所述SOI衬底的氧化层进行粘接之后，将所述硅衬底的厚度减薄至设定厚度。
具体地，本发明实施方式中提供的横向双扩散场效应晶体管即能为N型横向双扩散场效应晶体管，也能为P型横向双扩散场效应晶体管。当该横向双扩散场效应晶体管为N型横向双扩散场效应晶体管时，第一掺杂类型为P型，第二掺杂类型为N型；当该横向双扩散场效应晶体管为P型横向双扩散场效应晶体管时，第一掺杂类型为N型，第二掺杂类型为P型，本发明对此不作限制，下文本实施例中仅以N型横向双扩散场效应晶体管为例进行说明。
本发明实施方式中，衬底由SOI衬底和硅衬底制作而成，首先提供一SOI衬底，SOI衬底由上至下包括上层硅、氧化层和硅衬底层1，然后对SOI衬底的上层硅进行N型重掺杂，形成重掺杂层3，重掺杂层3与硅衬底层1之间为第二氧化层2，如图1所示，再在重掺杂层3表面形成氧化层。接着提供一硅衬底，硅衬底表面形成有一层氧化层，将该硅衬底翻转，将其表面的氧化层与SOI衬底表面的氧化层进行粘接，以形成初始衬底，初始衬底由上至下依次包括硅衬底5、氧化层4、重掺杂层3、第二氧化层2和第二衬底层1。如果硅衬底5的厚度大于所需要的厚度，则将硅衬底5的厚度减薄至设定厚度，如图2所示。
接着在硅衬底表面氧化一层薄的二氧化硅（图中未示出），以对硅衬底进行保护，然后在硅衬底表面形成光刻胶，并对光刻胶进行刻蚀形成阱区6的注入窗口，然后进行N型离子注入形成阱区6，如图3所示。
然后去除薄的二氧化硅，再次氧化一层厚的二氧化硅（图中未示出），气象沉积氮化硅，对有源区进行光刻，干法刻蚀氮化硅和二氧化硅，干法刻蚀硅衬底5形成浅槽隔离9的沟槽。再次对有源区进行光刻，干法刻蚀氮化硅和二氧化硅，制作微型浅槽隔离10的沟槽。高密度等离子体化学气相沉积二氧化硅介质，高温退火，化学机械抛光去除表面的二氧化硅介质，湿法去除氮化硅和厚的二氧化硅，形成浅槽隔离9和微型浅槽隔离10。
再次氧化形成比较厚的二氧化硅（图中未示出），在表面形成光刻胶，光刻形成注入窗口，通过注入窗口进行P型离子注入，形成体区8。在表面形成光刻胶，光刻形成注入窗口，通过注入窗口进行N型离子注入，形成漂移区7，去除表面光刻胶，形成图4所示的结构。
利用刻蚀工艺对硅衬底5和氧化层4的两侧进行刻蚀。形成了包括第一衬底层12、第一氧化层13、重掺杂层3、第二氧化层2和第二衬底层1的衬底。
接着执行步骤S102：在所述第一衬底层12和所述第一氧化层11的两侧形成氧化隔离层13，所述氧化隔离层13的底部与所述重掺杂层3接触。
接着执行步骤S103：在所述氧化隔离层13外侧形成重掺杂多晶硅区14，所述重掺杂多晶硅区14的底部与所述重掺杂层3接触，所述重掺杂多晶硅区14具有第二导电类型。如图6所示。
具体地，本发明实施方式中，低压化学气相沉积N型重掺杂的多晶硅，然后化学机械抛光表面多余的多晶硅，形成重掺杂多晶硅区14。
接着执行步骤S104：在所述重掺杂多晶硅区14内形成接电极15。
接着执行步骤S105：在所述第一衬底层12内形成源极16、漏极17和栅极18。如图7所示。
具体地，本发明实施方式中，在体区8和漂移区7的上表面形成栅极18。进行N+离子注入，在重掺杂多晶硅区14内形成接电极15，在漂移区7内形成漏极17，在体区8内形成源极16，在相邻两个浅槽隔离9之间形成N+第一保护环19，该保护环接高电平，对横向双扩散场效应晶体管进行电压保护。进行P+离子注入，在浅槽隔离9外侧形成第二保护环20，第二保护环20为P型重掺杂，在阱区6两侧形成P+保护环，该保护环接低电平并与衬底相连，对横向双扩散场效应晶体管进行电压保护。
本发明第三方面提供一种芯片，该芯片包括上文所述的横向双扩散场效应晶体管。
本发明第四方面提供一种电路，该电路包括上文所述的横向双扩散场效应晶体管。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (13)

1.一种横向双扩散场效应晶体管，其特征在于，所述横向双扩散场效应晶体管包括：
衬底，所述衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，所述第一衬底层和所述第一氧化层凸出于所述重掺杂层的表面，所述第一衬底层和所述第二衬底层具有第一导电类型，所述重掺杂层具有与第一导电类型不同的第二导电类型；所述第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极；
氧化隔离层，形成于所述第一衬底层和所述第一氧化层的两侧，且所述氧化隔离层的底部与所述重掺杂层接触；
所述氧化隔离层外侧形成有重掺杂多晶硅区，所述重掺杂多晶硅区的底部与所述重掺杂层接触，所述重掺杂多晶硅区具有第二导电类型；所述重掺杂多晶硅区内形成有接电极，所述重掺杂层作为场板。
2.根据权利要求1所述的横向双扩散场效应晶体管，其特征在于，漂移区远离所述体区的一侧形成有浅槽隔离。
3.根据权利要求2所述的横向双扩散场效应晶体管，其特征在于，所述浅槽隔离至少为两个；相邻两个浅槽隔离之间形成有第一保护环，所述第一保护环具有第二导电类型。
4.根据权利要求2所述的横向双扩散场效应晶体管，其特征在于，所述浅槽隔离外侧形成有第二保护环，所述第二保护环具有第一导电类型。
5.根据权利要求1所述的横向双扩散场效应晶体管，其特征在于，所述漂移区内还形成有微型浅槽隔离，所述微型浅槽隔离被部分栅极的多晶硅覆盖。
6.根据权利要求1所述的横向双扩散场效应晶体管，其特征在于，所述第一氧化层的厚度介于1000-1500埃。
7.根据权利要求1所述的横向双扩散场效应晶体管，其特征在于，所述氧化隔离层的厚度为1500埃。
8.一种横向双扩散场效应晶体管制作方法，其特征在于，所述横向双扩散场效应晶体管制作方法包括：
形成衬底，所述衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，所述第一衬底层和所述第一氧化层凸出于所述重掺杂层的表面，所述第一衬底层和所述第二衬底层具有第一导电类型，所述重掺杂层具有与第一导电类型不同的第二导电类型；所述第一衬底层内形成有阱区、体区和漂移区；
在所述第一衬底层和所述第一氧化层的两侧形成氧化隔离层，所述氧化隔离层的底部与所述重掺杂层接触；
在所述氧化隔离层外侧形成重掺杂多晶硅区，所述重掺杂多晶硅区的底部与所述重掺杂层接触，所述重掺杂多晶硅区具有第二导电类型；
在所述重掺杂多晶硅区内形成接电极，所述重掺杂层作为场板；
在所述第一衬底层内形成源极、漏极和栅极。
9.根据权利要求8所述的横向双扩散场效应晶体管制作方法，其特征在于，所述衬底由SOI衬底和硅衬底制作而成。
10.根据权利要求8所述的横向双扩散场效应晶体管制作方法，其特征在于，所述形成衬底，包括：
提供一SOI衬底，所述SOI衬底由上至下包括上层硅、氧化层和硅衬底层；
对所述SOI衬底的上层硅进行重掺杂，形成重掺杂层；
在所述重掺杂层表面形成氧化层；
提供一硅衬底，所述硅衬底表面具有氧化层；
将所述硅衬底的氧化层与所述SOI衬底的氧化层进行粘接，以形成初始衬底，所述初始衬底由上至下依次包括硅衬底、氧化层、重掺杂层、第二氧化层和第二衬底层；
在所述硅衬底内形成所述阱区、所述漂移区和所述体区；
利用刻蚀工艺对所述硅衬底和氧化层的两侧进行刻蚀。
11.根据权利要求10所述的横向双扩散场效应晶体管制作方法，其特征在于，所述方法还包括：
在将所述硅衬底的氧化层与所述SOI衬底的氧化层进行粘接之后，将所述硅衬底的厚度减薄至设定厚度。
12.一种芯片，其特征在于，该芯片包括权利要求1-7中任一项所述的横向双扩散场效应晶体管。
13.一种电路，其特征在于，该电路包括权利要求1-7中任一项所述的横向双扩散场效应晶体管。
CN202210276656.0A 2022-03-21 2022-03-21 横向双扩散场效应晶体管、制作方法、芯片及电路 Active CN114373800B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210276656.0A CN114373800B (zh) 2022-03-21 2022-03-21 横向双扩散场效应晶体管、制作方法、芯片及电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210276656.0A CN114373800B (zh) 2022-03-21 2022-03-21 横向双扩散场效应晶体管、制作方法、芯片及电路

Publications (2)

Publication Number Publication Date
CN114373800A CN114373800A (zh) 2022-04-19
CN114373800B true CN114373800B (zh) 2022-06-21

Family

ID=81145540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210276656.0A Active CN114373800B (zh) 2022-03-21 2022-03-21 横向双扩散场效应晶体管、制作方法、芯片及电路

Country Status (1)

Country Link
CN (1) CN114373800B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020478B (zh) * 2022-08-08 2022-10-04 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101699631B (zh) * 2009-11-19 2012-10-10 苏州远创达科技有限公司 具有埋层的ldmos功率器件
US8748981B2 (en) * 2012-09-07 2014-06-10 Freescale Semiconductor, Inc. Semiconductor device and related fabrication methods
US9680011B2 (en) * 2015-10-29 2017-06-13 Nxp Usa, Inc. Self-adjusted isolation bias in semiconductor devices

Also Published As

Publication number Publication date
CN114373800A (zh) 2022-04-19

Similar Documents

Publication Publication Date Title
US9153666B1 (en) LDMOS with corrugated drift region
US6855581B2 (en) Method for fabricating a high-voltage high-power integrated circuit device
TWI512886B (zh) 有溝渠電晶體
CN114420760B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
US9865747B2 (en) Etch stop region based fabrication of bonded semiconductor structures
US6800509B1 (en) Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET
US7374999B2 (en) Semiconductor device
CN115064582B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
US9685364B2 (en) Silicon-on-insulator integrated circuit devices with body contact structures and methods for fabricating the same
CN117542880B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114373800B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115274857B (zh) Ldmos器件、ldmos器件制造方法及芯片
CN115642182B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
US9230990B2 (en) Silicon-on-insulator integrated circuit devices with body contact structures
TWI746007B (zh) 功率元件
KR100308072B1 (ko) 반도체소자의 제조방법
CN115881778B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115911100B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115863397B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115084235B (zh) Ldmos器件、制备方法及芯片
US20230268437A1 (en) Power device and fabrication method thereof
CN114093950B (zh) 一种阶梯型sti辅助式场板的ldmos器件及其制造方法
CN118263328A (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
CN118136510A (zh) 具有屏蔽栅的沟槽型功率器件的制备方法
CN116978788A (zh) 多层场板结构的ldmos器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant