CN114256249A - 存储器装置 - Google Patents

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金完东
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Abstract

提供了一种存储器装置。所述存储器装置包括：单元区域，在单元区域中设置有存储器块，每个存储器块包括堆叠在基底上的字线和穿透字线的沟道结构；以及***电路区域，包括***电路，***电路对每个存储器块作为单位执行删除数据的擦除操作。***电路在擦除操作中基于目标存储器块的位置、目标存储器块中包括的每条字线的高度和每个沟道结构的轮廓中的至少一者，来控制向要删除数据的目标存储器块中包括的每条字线施加的电压。

Description

存储器装置
本申请要求于2020年9月22日在韩国知识产权局提交的第10-2020-0122198号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种存储器装置。
背景技术
存储器装置可以提供写入数据和擦除数据或者读取记录的数据的功能。为了准确地读取写入存储器装置的数据，需要根据写入每个存储器单元的数据适当地控制阈值电压分布。当在擦除记录的数据的擦除操作之后没有适当地控制存储器单元的阈值电压分布时，在编程操作之后存储器单元的阈值电压分布也会劣化，并且存储器装置的性能会劣化。
发明内容
本发明构思的技术思想之一是通过在擦除操作中控制输入到与存储器单元和/或存储器块连接的字线的电压来使存储器单元在擦除操作之后的阈值电压分布的变化最小化，并且改善存储器装置的性能。
根据本发明构思的实施例，存储器装置包括：单元区域，在单元区域中设置有多个存储器块，所述多个存储器块中的每个包括多个存储器单元；以及***电路区域，包括***电路，***电路对所述多个存储器块中的每个作为单位执行擦除操作。所述多个存储器块中的每个包括堆叠在基底上的多条字线、在与基底的上表面垂直的第一方向上延伸并且穿透所述多条字线的多个沟道结构以及形成在基底中并且连接到所述多个沟道结构的源极区域。***电路向包括在所述多个存储器块中的至少一个存储器块中的源极区域施加擦除电压，在第一时间点将第一字线的电压从第一偏置电压改变为第二偏置电压，并且在与第一时间点不同的第二时间点将与第一字线不同的第二字线的电压从第一偏置电压改变为第二偏置电压，第一字线设置在所述多个存储器块中的所述至少一个存储器块中的一个存储器块中，第二字线设置在所述多个存储器块中的所述至少一个存储器块中的一个存储器块中。
根据本发明构思的实施例，存储器装置包括：单元区域，在单元区域中设置有多个存储器块，所述多个存储器块中的每个包括堆叠在基底上的多条字线以及穿透所述多条字线的多个沟道结构；以及***电路区域，包括***电路，***电路被配置为对所述多个存储器块中的每个作为单位执行删除数据的擦除操作。***电路被配置为：在擦除操作中，基于目标存储器块的位置、目标存储器块中包括的多条字线中的每条字线的高度和所述多个沟道结构中的每个沟道结构的轮廓中的至少一者，来控制向所述多个存储器块之中的要删除数据的目标存储器块中包括的多条字线中的每条字线施加的电压。
根据本发明构思的实施例，存储器装置包括：第一存储器平面和第二存储器平面，第一存储器平面和第二存储器平面中的每个包括第一存储器块和第二存储器块；第一***电路，包括连接到第一存储器平面的第一页缓冲器、第一行解码器和第一字线电压产生器；以及第二***电路，包括连接到第二存储器平面的第二页缓冲器、第二行解码器和第二字线电压产生器，其中，第一字线电压产生器和第二字线电压产生器中的每个被配置为在第一存储器块的擦除操作和第二存储器块的擦除操作中不同地控制字线电压。
附图说明
根据下面结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征及优点，在附图中：
图1是示意性示出根据本发明构思的示例实施例的存储器装置的图；
图2和图3是示意性示出根据本发明构思的示例实施例的存储器装置的图；
图4是提供用于描述根据本发明构思的示例实施例的存储器装置的操作的图；
图5是示意性示出根据本发明构思的示例实施例的存储器装置的框图；
图6至图12是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图；
图13是示意性示出根据本发明构思的示例实施例的存储器装置的框图；
图14至图16是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图；
图17是示意性示出根据本发明构思的示例实施例的存储器装置的图；
图18是提供用于说明根据本发明构思的示例实施例的存储器装置的操作的图；
图19是示意性示出根据本发明构思的示例实施例的存储器装置的图；
图20是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图；以及
图21至图23是示意性示出根据本发明构思的示例实施例的存储器装置的图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例实施例。
图1是示意性示出根据本发明构思的示例实施例的存储器装置的图。
参照图1，存储器装置10可以包括单元区域20和***电路区域30。***电路区域30可以包括***电路，***电路包括行解码器31、电压产生器32、页缓冲器33、输入/输出电路34和控制逻辑35等。
单元区域20可以包括多个存储器单元，并且可以被划分为多个块BLK1至BLKn。多个块BLK1至BLKn可以通过共源极线CSL、串选择线SSL、字线WL和地选择线GSL连接到行解码器31。另外，多个块BLK1至BLKn可以通过位线BL连接到页缓冲器33。例如，在块BLK1至BLKn中的每个中，设置在距基底同一高度处的多个存储器单元可以连接到同一字线WL，并且在与基底的上表面平行的平面中设置在同一位置处的多个存储器单元可以提供共享一个沟道层的存储器单元串。另外，块BLK1至BLKn中的每个中包括的存储器单元串中的一部分存储器单元串可以连接到同一位线BL。
行解码器31可以通过对从控制逻辑35接收的地址数据ADDR等进行解码来传输用于驱动字线WL的电压。行解码器31可以响应于控制逻辑35的控制而将由电压产生器32产生的字线电压输入(即，施加)到字线WL。例如，行解码器31可以通过传输晶体管连接到字线WL，并且可以在传输晶体管导通时将字线电压输入到字线WL。
页缓冲器33可以通过位线BL连接到单元区域20，并且可以读取存储在存储器单元中的数据或者将数据写入到存储器单元。页缓冲器33可以包括列解码器、锁存电路等。列解码器可以选择单元区域20的位线BL中的至少一部分，并且锁存电路可以在读取操作期间从与由列解码器选择的位线BL连接的存储器单元读取数据。
输入/输出电路34可以在编程操作期间接收数据并将数据传输到页缓冲器33，并且在读取操作期间向外部输出由页缓冲器33从单元区域20读取的数据DATA。输入/输出电路34可以将从外部存储器控制器接收的地址或命令发送到控制逻辑35。
控制逻辑35可以控制行解码器31、电压产生器32、页缓冲器33、输入/输出电路34等的操作。在示例实施例中，控制逻辑35可以根据从外部存储器控制器等发送的控制命令来操作。
电压产生器32可以使用从外部源输入的电力电压来产生存储器装置10的操作所需的控制电压，例如，编程电压、读取电压、擦除电压、传输电压等。由电压产生器32产生的电压可以供应到***电路区域30，或者可以通过行解码器31等输入到单元区域20。
***电路区域30的***电路可以对多个块BLK1至BLKn执行编程操作、读取操作、擦除操作等，擦除操作可以对多个存储器块BLK1至BLKn中的每个执行。例如，***电路可以通过向与多个存储器块BLK1至BLKn之中的将要被擦除的目标存储器块连接的共源极线CSL和/或位线BL施加擦除电压来执行擦除操作。
在擦除操作中，可以向与目标存储器块的存储器单元连接的字线WL输入预定偏置电压。在本发明构思的示例实施例中，可以考虑每个目标存储器块和/或目标存储器块中包括的存储器单元的特性来控制输入到字线WL的偏置电压。例如，可以考虑目标存储器块的位置、连接到目标存储器块中的存储器单元的字线的高度以及目标存储器块中包括的沟道结构的轮廓中的至少一者来控制输入到目标存储器块的字线WL的偏置电压。
因此，可以将目标存储器块中包括的存储器单元在擦除操作之后的阈值电压分布控制为具有目标分布，并且可以减小擦除状态下的多个存储器块BLK1至BLKn中的每个的阈值电压分布的差异。通过减小擦除状态下的存储器单元的阈值电压分布的差异，可以充分确保读取操作所需的电压裕度，并且可以改善存储器装置10的性能。
图2和图3是示出根据本发明构思的示例实施例的存储器装置的示意图。
参照图2和图3，一个存储器块BLK可以包括多个存储器单元串S，并且存储器单元串S中的至少一部分可以共享字线WL1至WLn和/或位线BL1至BL3。
在图2中所示的示例实施例中，每个存储器单元串S可以包括连接在第一串选择晶体管SST1和第二串选择晶体管SST2与地选择晶体管GST之间的多个存储器单元MC。第一串选择晶体管SST1和第二串选择晶体管SST2可以彼此串联连接。第二串选择晶体管SST2可以设置在第一串选择晶体管SST1上方，并且可以连接到位线BL1至BL3中的一条。地选择晶体管GST可以连接到共源极线CSL。共源极线CSL可以电连接到形成在基底中的源极区域。每个存储器单元串S中包括的存储器单元MC可以共享一个沟道层。
在图3中所示的示例实施例中，每个存储器单元串S还可以包括第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2。第一擦除控制晶体管ECT1可以连接在地选择晶体管GST与共源极线CSL之间，并且第二擦除控制晶体管ECT2可以连接在串选择晶体管SST1和SST2与位线BL1至BL3之间。在擦除操作中，第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2可以通过输入到第一擦除控制线ECL1和第二擦除控制线ECL2的电压产生栅极诱导漏极漏电流。
多个存储器单元MC可以串联连接在第一串选择晶体管SST1和第二串选择晶体管SST2与地选择晶体管GST之间。根据示例实施例，可以各种地修改串选择晶体管SST1和SST2以及地选择晶体管GST的数量，并且每个存储器单元串S还可以包括至少一个虚设存储器单元。例如，虚设存储器单元可以连接在第一串选择晶体管SST1与存储器单元MC之间和/或地选择晶体管GST与存储器单元MC之间。多个存储器单元MC的栅电极可以连接到字线WL1至WLn。另外，地选择晶体管GST的栅电极可以连接到地选择线GSL，并且第一串选择晶体管SST1和第二串选择晶体管SST2的栅电极可以连接到串选择线SSL11至SSL23。
第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2的栅电极可以分别连接到第一擦除控制线ECL1和第二擦除控制线ECL2。
地选择线GSL、字线WL1至WLn和串选择线SSL11至SSL23可以在与基底的上表面垂直的方向上堆叠。地选择线GSL、字线WL1至WLn和串选择线SSL11至SSL23可以被包括沟道层的沟道结构穿透。沟道结构可以连接到位线BL1至BL3中的一条。
在擦除操作中，可以从基底的源极区域输入高电平的擦除电压，并且可以通过共源极线CSL将擦除电压输入(即，施加)到沟道层。根据示例实施例，还可以将擦除电压输入到位线BL1至BL3。在将擦除电压输入到源极区域和/或位线BL1至BL3的同时，可以将预定偏置电压输入到字线WL。由存储器单元MC共享的沟道层的电压由于擦除电压而增加，可以通过输入到字线WL的偏置电压与沟道层的电压之间的差来移除在存储器单元MC的电荷存储层中捕获的电荷，并且可以执行擦除操作。
存储器装置可以包括多个存储器块BLK。每个存储器单元MC的特性可以根据存储器块BLK的位置和/或每个存储器单元MC在存储器平面中的位置而变化。因此，当在擦除操作中将输入到字线WL的同一偏置电压施加到包括在存储器装置中的多个存储器块BLK时，在擦除操作之后，存储器单元MC的阈值电压分布会存在差异。在擦除状态下，存储器单元MC的阈值电压分布还会影响编程操作之后存储器单元MC的阈值电压分布，这会导致存储器装置的性能劣化。
在本发明构思的示例实施例中，可以考虑存储器块BLK和/或存储器单元MC的特性来控制在擦除操作中输入到字线WL的偏置电压。例如，当存储器装置包括第一存储器块和第二存储器块时，可以不同地控制在第一存储器块的擦除操作中输入到第一存储器块的字线WL的偏置电压和在第二存储器块的擦除操作中输入到第二存储器块的字线WL的偏置电压。
另外，在示例实施例中，在一个存储器块BLK的擦除操作中，输入到字线WL中的至少一部分字线WL的偏置电压可以与其他部分不同地控制。例如，可以不同地控制输入到第一字线WL1的偏置电压和输入到第n字线WLn的偏置电压。因此，可以减小擦除状态下的存储器单元MC的阈值电压分布，并且可以减小多个不同存储器块BLK中的在擦除状态下的存储器单元MC的阈值电压分布的差异。
图4是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图。
根据图4中所示的示例实施例的存储器装置可以包括第一存储器块BLK1和第二存储器块BLK2。如上面所描述的，可以以块为单位执行擦除操作。换言之，可以通过擦除操作同时删除第一存储器块BLK1和第二存储器块BLK2中的至少一个中包括的存储器单元的数据。
第一存储器块BLK1和第二存储器块BLK2可以在擦除操作中接收相同的电压。例如，在第一存储器块BLK1的擦除操作中，输入到第一存储器块BLK1的共源极线的擦除电压和输入到字线的偏置电压可以与在第二存储器块BLK2的擦除操作中输入到第二存储器块BLK2的共源极线的擦除电压和输入到字线的偏置电压相同。
然而，第一存储器块BLK1和第二存储器块BLK2可以设置在不同的位置处，并且包括在第一存储器块BLK1中的存储器单元和包括在第二存储器块BLK2中的存储器单元可以具有彼此不同的特性。例如，第一存储器块BLK1的在擦除状态下的存储器单元的阈值电压分布E1可以与第二存储器块BLK2的在擦除状态下的存储器单元的阈值电压分布E2不同。在图4中所示的示例实施例中，第一存储器块BLK1的存储器单元的阈值电压分布E1可以小于第二存储器块BLK2的存储器单元的阈值电压分布E2。因此，在第一存储器块BLK1和第二存储器块BLK2中，在每个编程状态下的存储器单元的阈值电压分布P11至P13和P21至P23也会彼此不同。
参照图4，擦除状态下的阈值电压分布E1和E2之间的差异会影响编程状态。因此，当在读取操作中将相同的读取电压施加到第一存储器块BLK1和第二存储器块BLK2的存储器单元时，会发生错误。
在本发明构思的示例实施例中，为了减小擦除状态下的第一存储器块BLK1和第二存储器块BLK2的阈值电压分布E1和E2之间的差异，可以不同地控制输入到第一存储器块BLK1的字线的偏置电压和输入到第二存储器块BLK2的字线的偏置电压。另外，根据示例实施例，对于包括在第一存储器块BLK1和第二存储器块BLK2中的每个中的至少一些字线，可以在擦除操作期间不同地控制偏置电压。因此，擦除状态下的阈值电压分布E1和E2可以彼此相近。
图5是示意性示出根据本发明构思的示例实施例的存储器装置的框图。
参照图5，根据本发明构思的示例实施例的存储器装置100可以包括单元区域110和***电路区域，单元区域110具有多个存储器块BLK1至BLK4，***电路区域包括控制单元区域110的***电路。***电路区域可以包括行解码器121、SI控制器122、页缓冲器123、字线电压产生器124、位线电压产生器125、电荷泵126等。
行解码器121可以通过串选择线、字线、地选择线、共源极线等连接到单元区域110。SI控制器122可以向行解码器121提供由字线电压产生器124产生的电压。字线电压产生器124和位线电压产生器125可以通过使用从电荷泵126输出的电压产生控制单元区域110所需的电压。页缓冲器123可以通过位线连接到单元区域110，并且可以通过位线读取存储器单元的数据，或者可以将数据写入存储器单元。
在存储器装置100中，可以对多个存储器块BLK1至BLK4中的每个作为单位执行用于删除数据的擦除操作。例如，通过包括在第一存储器块BLK1中的数据的擦除操作，可以移除第一存储器块BLK1的所有数据。在这种情况下，除了要删除的数据之外的数据可以被传输并存储在其他存储器块BLK2至BLK4中。
多个存储器块BLK1至BLK4中的每个可以具有如上面参照图2和图3所描述的结构，并且可以通过输入到字线的偏置电压和输入到共源极线和/或位线的擦除电压来执行擦除操作。在示例实施例中，在将擦除电压输入到共源极线和/或位线的时间期间，可以控制输入到字线的偏置电压以减小擦除状态下的存储器单元的阈值电压分布的差异。
在示例实施例中，可以将在擦除操作期间输入到字线的偏置电压从第一偏置电压改变为第二偏置电压。当第一偏置电压低于第二偏置电压时，可以在将第一偏置电压输入到字线时更快速地执行擦除操作。存储器装置100可以不同地设定将第一偏置电压输入到与具有良好阈值电压分布特性的存储器单元连接的字线的时间和将第一偏置电压输入到与具有较差阈值电压分布特性的存储器单元连接的字线的时间。因此，可以减小存储器单元之间的阈值电压分布的差异，并且可以改善存储器装置100的性能。
例如，在第一存储器块BLK1的擦除操作中，存储器装置100可以不同地控制将第一偏置电压输入到第一存储器块BLK1的字线的时间和将第一偏置电压输入到第二存储器块BLK2的字线的时间。单元区域110中的第一存储器块BLK1和第二存储器块BLK2可以物理地设置在不同的位置处，因此，第一存储器块BLK1的存储器单元和第二存储器块BLK2的存储器单元可以具有不同的特性。
例如，第一存储器块BLK1和第二存储器块BLK2可以设置在一个基底上，并且第一存储器块BLK1和第二存储器块BLK2可以在与基底的上表面的平行方向上设置在不同的位置处。在示例实施例中，第一存储器块BLK1可以设置为比第二存储器块BLK2靠近单元区域110的物理边缘。例如，单元区域110的物理边缘可以在字线延伸的方向上延伸。在这种情况下，将第一偏置电压输入到第一存储器块BLK1的字线的时间可以被设定为比将第一偏置电压输入到第二存储器块BLK2的字线的时间短。因此，可以减小包括在多个存储器块BLK1至BLK4中的每个存储器单元的阈值电压分布的差异。
图6至图12是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图。
首先，图6和图7是提供用于说明根据多个存储器块中的每个的位置来控制输入到字线WL的偏置电压的方法的图。例如，第一存储器块和第二存储器块可以设置在存储器装置的单元区域中，并且第一存储器块的存储器单元和第二存储器块的存储器单元可以具有不同的阈值电压分布。图6可以是示出第一存储器块的擦除操作的图，并且图7可以是示出第二存储器块的擦除操作的图。
首先，参照用于示出第一存储器块BLK1的擦除操作的图6，在擦除操作中，可以将擦除电压VERA输入到基底SUB。例如，擦除电压VERA可以输入到形成在基底SUB中的源极区域，并且可以通过共源极线CSL输入到沟道层。因此，沟道层的电压可以由于擦除电压VERA而增加。
在示例实施例中，擦除时间TERA可以包括基底SUB的电压增加到擦除电压VERA的转变时段、以及基底SUB的电压被保持为擦除电压VERA的保持时段。根据示例实施例，还可以将擦除电压VERA输入到位线，并且沟道层的电压可以由于擦除电压VERA而增加。地选择线GSL和串选择线SSL中的每条的电压可以在延迟时间TD期间保持为预定电平(例如，地电平)，并且可以在延迟时间TD过去之后浮置。
字线WL的电压可以保持为第一偏置电压V1直到第一时间点t1，可以在第一时间点t1改变为第二偏置电压V2，并且可以在第一时间点t1之后保持为第二偏置电压V2。第一时间点t1可以属于保持时段。可以通过沟道层的因擦除电压VERA而增加的电压与字线WL的偏置电压之间的差来执行擦除操作。因此，在将相对低的第一偏置电压V1输入到字线WL的时间期间，可以相对快速地执行擦除操作。例如，只要基底SUB的电压达到擦除电压VERA，就可以施加擦除电压VERA与第一偏置电压V1之间的电压差。
在示例实施例中，第一偏置电压V1可以具有地电平。由于在擦除时间TERA中的第一时间点t1之前的第一时间T1期间将具有相对低的电平的第一偏置电压V1输入到字线WL，因此可以快速地执行擦除操作。另一方面，由于在擦除时间TERA中的第一时间点t1之后将具有相对高的电平的第二偏置电压V2输入到字线WL，因此可以缓慢地执行擦除操作。例如，在第一时间点t1之后将基底SUB的电压保持为擦除电压VERA，并且可以施加擦除电压VERA与第二偏置电压V2之间的电压差。该电压差可以比擦除电压VERA与第一偏置电压V1之间的电压差小。
接下来，参照用于示出第二存储器块BLK2的擦除操作的图7，可以以与参照图6描述的方式相同/相似的方式将电压输入到基底SUB、地选择线GSL和串选择线SSL。另一方面，字线WL的电压可以保持为第一偏置电压V1直到第二时间点t2，可以在第二时间点t2改变为第二偏置电压V2，并且可以保持为第二偏置电压V2。第二时间点t2可以属于保持时段。因此，在第二存储器块的擦除操作中，可以在比第一时间T1长的第二时间T2期间快速地执行擦除操作。例如，在第二存储器块的擦除操作中，字线WL的电压在第二时间T2期间保持为第一偏置电压V1，并且在第一存储器块的擦除操作中，字线WL的电压在第一时间T1期间保持为第一偏置电压V1。由于第二时间T2比第一时间T1长，因此第二存储器块的擦除操作可以比第一存储器块的擦除操作快速地执行。
如上所述，第一存储器块和第二存储器块可以在单元区域中设置在不同位置处，因此，存储器单元的阈值电压分布可以彼此不同。在示例实施例中，第一存储器块的存储器单元的阈值电压分布可以小于第二存储器块的存储器单元的阈值电压分布。
在本发明构思的示例实施例中，用于在第一存储器块的擦除操作中将第一偏置电压V1输入到字线WL的第一时间T1和用于在第二存储器块的擦除操作中将第一偏置电压V1输入到字线WL的第二时间T2可以被设定为彼此不同。在示例实施例中，对于在第一存储器块中设置在第一高度处的第一字线和在第二存储器块中设置在第一高度处的第二字线中的每条字线，输入第一偏置电压V1的时间可以被设定为不同。当第二存储器块的存储器单元的阈值电压分布大于第一存储器块的存储器单元的阈值电压分布时，将第一偏置电压V1输入到第二存储器块的字线WL的时间可以相对较长。
与第一存储器块相比，在第二存储器块中可以将擦除电压VERA与第一偏置电压V1之间的差更久地施加到存储器单元，可以减小第二存储器块中的存储器单元的阈值电压分布。因此，可以减小第一存储器块的存储器单元的阈值电压分布与第二存储器块的存储器单元的阈值电压分布之间的差异。如上所述，通过调节在擦除操作中将第一偏置电压V1输入到字线WL的时间，可以减小存储器单元的阈值电压分布的差异。
接下来，参照图8，在擦除操作中可以不同地控制地选择线GSL和串选择线SSL中的每条的电压。在图8中所示的示例实施例中，串选择线SSL的电压可以在第一延迟时间TD1期间保持为地电平，然后可以浮置。在第一延迟时间TD1之后，串选择线SSL的电压可以因通过基底SUB输入到沟道层的擦除电压VERA而增加。同时，地选择线GSL的电压可以在比第一延迟时间TD1长的第二延迟时间TD2内保持为地电平，然后可以浮置。因此，在基底SUB的电压保持为擦除电压VERA的保持时段期间，串选择线SSL的电压可以大于地选择线GSL的电压。
图9可以是示出第一擦除控制线ECL1设置在地选择线GSL与共源极线CSL之间的存储器装置中的擦除操作以及第二擦除控制线ECL2设置在串选择线SSL与位线之间的存储器装置中的擦除操作的图。例如，如图9中所示的示例实施例中地执行擦除操作的存储器装置可以包括由如参照图3描述的示例实施例中的等效电路表示的存储器单元阵列。
参照图9，可以将擦除电压VERA输入到基底SUB和位线BL。第一擦除控制线ECL1和第二擦除控制线ECL2中的每条的电压可以在第一延迟时间TD1期间保持为地电平，然后可以浮置，并且在与第一擦除控制线ECL1和第二擦除控制线ECL2连接的擦除控制晶体管中可以发生栅极诱导漏极漏电流。
地选择线GSL和串选择线SSL中的每条可以在比第一延迟时间TD1长的第二延迟时间TD2内保持为地电平，然后可以浮置。因此，如图9中所示，在位线BL和基底SUB的电压保持为擦除电压VERA的保持时段期间，第一擦除控制线ECL1和第二擦除控制线ECL2的电压可以大于地选择线GSL和串选择线SSL的电压。
接下来，参照图10，存储器单元的在具有相对大的阈值电压分布的第二存储器块的擦除操作中，可以在第一时间T1期间将具有比第一偏置电压V1的电平低的电平的偏置电压V0输入到字线WL。在示例实施例中，第一偏置电压V1可以具有地电平，并且在第一时间T1期间输入到字线WL的偏置电压V0可以是负电压。因此，与参照图6描述的示例实施例相比，可以在第一时间T1期间更快地执行擦除操作。根据示例实施例，在参照图10描述的方法中施加偏置电压V0可以用于参照图7描述的方法中。换言之，在比第一时间T1长的第二时间T2期间，可以将具有比第一偏置电压V1的电平小的电平的偏置电压V0输入到字线WL，从而快速地执行擦除操作，并减小存储器单元的阈值电压分布。
在图11和图12中所示的示例实施例中，第一偏置电压V1可以具有比第二偏置电压V2的电平大的的电平。例如，第二偏置电压V2可以具有地电平。图11可以是示出存储器单元的具有相对小的阈值电压分布的第一存储器块的擦除操作的图，并且图12是示出存储器单元的具有相对大的阈值电压分布的第二存储器块的擦除操作的图。
首先，参照图11，可以以与参照图6至图10描述的方式相同/相似的方式将电压输入到基底SUB、地选择线GSL和串选择线SSL。字线WL的电压可以在第一时间T1期间保持为第一偏置电压V1。字线WL的电压可以在第一时间点t1减小到第二偏置电压V2，并且可以保持为第二偏置电压V2。因此，可以在擦除时间TERA中的第一时间点t1之后快速地执行擦除操作。
接下来，参照图12，字线WL的电压可以在比第一时间T1短的第二时间T2内保持为第一偏置电压V1，并且可以在比第一时间点t1早的第二时间点t2处减小到第二偏置电压V2。因此，与图11中所示的示例实施例相比，快速地执行擦除操作的时间可以增加第一时间点t1与第二时间点t2之间的时间。由于与第一存储器块的存储器单元相比，第二存储器块的存储器单元具有相对较大的阈值电压分布，因此通过如图11和图12中所示地控制字线WL的电压，可以使包括在第一存储器块和第二存储器块中的存储器单元之间的阈值电压分布的差异最小化。
图13是示意性示出根据本发明构思的示例实施例的存储器装置的框图。
参照图13，根据本发明构思的示例实施例的存储器装置200的单元区域可以包括多个存储器平面210和220。在示例实施例中，第一存储器平面210和第二存储器平面220可以分别设置在不同的基底上，但不必限于此类型。例如，第一存储器平面210和第二存储器平面220可以设置在同一基底上。
第一存储器平面210可以由第一***电路区域控制，并且第二存储器平面220可以由第二***电路区域控制。因此，第一存储器平面210和第二存储器平面220可以彼此独立地操作。例如，在第一***电路区域对第一存储器平面210执行第一控制操作的时间期间，第二***电路区域可以对第二存储器平面220执行第二控制操作。第一控制操作和第二控制操作中的每个可以是编程操作、读取操作和擦除操作中的一种，并且第一控制操作和第二控制操作可以彼此相同或不同。
第一***电路区域可以包括具有第一行解码器211、第一SI控制器212、第一页缓冲器213、第一字线电压产生器214、第一位线电压产生器215等的第一***电路。第二***电路区域可以包括具有第二行解码器221、第二SI控制器222、第二页缓冲器223、第二字线电压产生器224、第二位线电压产生器225等的第二***电路。第一***电路区域的第一***电路和第二***电路区域的第二***电路可以共享电荷泵230，并且可以响应于由一个控制逻辑产生的控制命令而操作。
第一存储器平面210和第二存储器平面220中的每个可以包括多个存储器块BLK1至BLK4。多个存储器块BLK1至BLK4可以在与基底的上表面平行的方向上设置在不同的位置处。如上所述，可以对多个存储器块BLK1至BLK4中的每个作为单位来执行擦除操作。
在图13中所示的示例实施例中，存储器装置200可以不同地控制第一存储器平面210的擦除操作和第二存储器平面220的擦除操作。例如，可以不同地控制在第一存储器平面210的擦除操作中输入到字线的偏置电压和在第二存储器平面220的擦除操作中输入到字线的偏置电压。
可以同时执行第一存储器平面210的擦除操作和第二存储器平面220的擦除操作。输入到第一存储器平面210的字线的偏置电压可以由第一SI控制器212和第一字线电压产生器214控制，并且输入到第二存储器平面220的字线的偏置电压可以由第二SI控制器222和第二字线电压产生器224控制。因此，即使当同时执行第一存储器平面210的擦除操作和第二存储器平面220的擦除操作时，也可以不同地控制输入到第一存储器平面210的字线的偏置电压和输入到存储器平面220的字线的偏置电压。
同时，如先前参照图6和图7所描述的，在多个存储器块BLK1至BLK4中的每个的擦除操作中不同地控制字线的偏置电压的方法也可以应用于参照图13描述的示例实施例。例如，在包括在第一存储器平面210中的第一存储器块BLK1的擦除操作和包括在第二存储器平面220中的第二存储器块BLK2的擦除操作中，可以不同地控制字线的偏置电压。类似地，在包括在第二存储器平面220中的第一存储器块BLK1的擦除操作和包括在第一存储器平面210中的第二存储器块BLK2的擦除操作中，可以不同地控制字线的偏置电压。
图14至图16是提供用于说明根据本发明构思的示例实施例的存储器装置的操作的图。
首先，图14和图15是提供用于示出在多个存储器平面中的每个的擦除操作中控制输入到字线WL的偏置电压的方法的图。例如，第一存储器平面和第二存储器平面可以设置在存储器装置的单元区域中，并且第一存储器平面和第二存储器平面中的每个可以包括多个存储器块。图14可以是示出包括在第一存储器平面中的存储器块之中的第一存储器块的擦除操作的图，并且图15可以是示出包括在第二存储器平面中的存储器块之中的第一存储器块的擦除操作的图。第一存储器块设置在第一存储器平面中的位置和第一存储器块设置在第二存储器平面中的位置可以彼此相同。
首先，参照图14，在第一存储器平面的第一存储器块的擦除操作中，可以将擦除电压VERA输入到基底SUB。如上所述，擦除时间TERA可以包括基底SUB的电压增加到擦除电压VERA的转变时段、以及基底SUB的电压保持为擦除电压VERA的保持时段。沟道层的电压可以由于输入到基底SUB的擦除电压VERA而增加。地选择线GSL和串选择线SSL中的每个的电压可以在延迟时间TD期间保持为预定电平(例如，地电平)，并且可以在延迟时间TD过去之后浮置。
字线WL的电压可以保持为第一偏置电压V1直到第一时间点t1。字线WL的电压可以在第一时间点t1改变为第二偏置电压V2，并且在第一时间点t1之后可以保持为第二偏置电压V2。在示例实施例中，第一偏置电压V1可以具有地电平。由于在擦除时间TERA中的第一时间点t1之前的第一时间T1内将具有相对低的电平的第一偏置电压V1输入到字线WL，因此可以快速地执行擦除操作。另一方面，由于在擦除时间TERA中的第一时间点t1之后将具有相对高的电平的第二偏置电压V2输入到字线WL，因此可以缓慢地执行擦除操作。
接下来，参照用于描述第二存储器平面的第一存储器块的擦除操作的图15，可以以与参照图14描述的方式相同/相似的方式将电压输入到基底SUB、地选择线GSL和串选择线SSL。另一方面，字线WL的电压可以保持为第一偏置电压V1直到比第一时间点t1晚的第二时间点t2。字线WL的电压可以在第二时间点t2改变为第二偏置电压V2，并且在第二时间点t2之后可以保持为第二偏置电压V2。因此，在第二存储器平面的第一存储器块的擦除操作中，可以在比第一时间T1长的第二时间T2内快速地执行擦除操作。例如，在第一存储器平面的第一存储器块的擦除操作中，字线WL的电压在第一时间T1期间保持为第一偏置电压V1，并且在第二存储器平面的第一存储器块的擦除操作中，字线WL的电压在第二时间T2期间保持为第一偏置电压V1。由于第二时间T2比第一时间T1长，所以第二存储器平面中的第一存储器块的擦除操作可以比第一存储器平面的第一存储器块的擦除操作更快速地执行。
例如，第一存储器平面的存储器单元和第二存储器平面的存储器单元可以具有不同特性。例如，第一存储器平面的存储器单元的阈值电压分布可以小于第二存储器平面的存储器单元的阈值电压分布。如参照图14和图15所描述的，在第二存储器平面的擦除操作中将第一偏置电压输入到字线WL的时间可以被设定为比在第一存储器平面的擦除操作中将第一偏置电压输入到字线WL的时间长，从而可以减小在第一存储器平面与第二存储器平面之间发生的阈值电压分布的差异，并且可以改善存储器装置的性能。
与图14和图15中所示的示例实施例不同，输入到字线WL的第一偏置电压V1也可以具有比第二偏置电压V2的电平大的电平。在这种情况下，在第一存储器平面的擦除操作中将第一偏置电压V1输入到字线WL的时间可以被设定为比在第二存储器平面的擦除操作中将第一偏置电压V1输入到字线WL的时间长。
接下来，参照图16，存储器装置可以在第一存储器平面的擦除操作和第二存储器平面的擦除操作中使用不同的擦除电压VERA1和VERA2。例如，在包括在第一存储器平面中的存储器块中的一个存储器块的擦除操作中可以使用第一擦除电压VERA1，并且在包括在第二存储器平面中的存储器块中的一个存储器块的擦除操作中可以使用第二擦除电压VERA2。第二擦除电压VERA2可以大于第一擦除电压VERA1，可以使包括在第二存储器平面中的存储器单元的阈值电压分布减小，使得包括在第二存储器平面中的存储器单元的阈值电压分布与包括在第一存储器平面中的存储器单元的阈值电压分布彼此相近。
可以在第一时间点t1之前将第一偏置电压输入到包括在第一存储器平面和第二存储器平面中的每个中的字线WL，并且可以在第一时间点t1之后输入第二偏置电压。然而，根据示例实施例，将不同的擦除电压VERA1和VERA2输入到存储器平面的方法可以与根据存储器平面控制输入到字线WL的偏置电压的变化时间点的方法一起应用。
图17是根据本发明构思的示例实施例的存储器装置的示意图。
图17可以是示意性示出根据本发明构思的示例实施例的存储器装置300的单元区域的图。参照图17，单元区域可以包括基底301、堆叠在基底301上的地选择线GSL、字线WL和串选择线SSL11、SSL12、SSL21和SSL22、沟道结构CH、分离层303等。沟道结构CH可以在与基底301的上表面垂直的方向上延伸，并且穿透地选择线GSL、字线WL和串选择线SSL11、SSL12、SSL21和SSL22。沟道结构CH可以连接到形成在基底301中的源极区域302。源极区域302可以掺杂有杂质(例如n型杂质)。
分离层303可以将字线WL划分为多个区域，并且包括在单元区域中的多个存储器块可以由分离层303限定。例如，可以在彼此相邻的一对分离层303之间限定一个存储器块。
参照图17，每个沟道结构CH可以随着它越靠近基底301的上表面而具有越小的宽度。例如，每个沟道结构CH的上表面可以具有第一宽度W1，并且每个沟道结构CH的下表面可以具有比第一宽度W1小的第二宽度W2。因此，连接到每条字线WL的存储器单元的特性可以根据距基底301的上表面的高度而变化。
例如，与设置在距基底301第一高度处的第一字线WL1连接的存储器单元可以由具有相对大的宽度的沟道结构CH提供，并且与设置在比第一高度低的第二高度处的第二字线WL2连接的存储器单元可以由具有中等宽度的沟道结构CH提供。与设置在比第二高度低的第三高度处的第三字线WL3连接的存储器单元可以由具有窄宽度的沟道结构CH提供。电荷存储层可以设置在沟道结构CH与字线WL之间，并且在编程操作中可以通过在电荷存储层中捕获的电荷将数据写入存储器单元。因此，在存储器块的擦除操作中，可以将相对短的擦除时间应用于与同具有相对小体积的电荷存储层相邻的第三字线WL3连接的存储器单元，并且需要将相对长的擦除时间应用于与同具有相对大体积的电荷存储层相邻的第一字线WL1连接的存储器单元。
在示例实施例中，为了将不同的擦除时间应用于与第一字线WL1、第二字线WL2和第三字线WL3中的各条字线连接的存储器单元，在将擦除电压输入到基底301的擦除时间期间，可以不同地控制输入到第一字线WL1、第二字线WL2和第三字线WL3中的每条的偏置电压。在下文中，将参照图18进行描述。
图18是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图。
参照图18，在擦除操作中，可以将擦除电压VERA输入到基底SUB。例如，通过连接到基底301的接触(触点)输入的擦除电压VERA可以通过共源极线CSL传输到沟道层。擦除时间TERA可以包括基底301的电压增加到擦除电压VERA的转变时段、以及基底301的电压保持为擦除电压VERA的保持时段。地选择线GSL和串选择线SSL中的每条的电压可以在延迟时间TD期间保持为预定电平(例如，地电平)，并且可以在延迟时间TD过去之后浮置。
可以根据距基底301的上表面的高度来不同地控制字线WL的电压。例如，第一字线WL1的电压保持为第一偏置电压V1直到第一时间点t1，并且可以在第一时间点t1改变为第二偏置电压V2。第二字线WL2的电压可以保持为第一偏置电压V1直到比第一时间点t1早的第二时间点t2，并且第三字线WL3的电压可以保持为第一偏置电压V1直到比第二时间点t2早的第三时间点t3。在示例实施例中，第一偏置电压V1可以具有地电平。
因此，能够获得将不同的擦除时间应用于与第一字线WL1、第二字线WL2和第三字线WL3中的各条字线连接的存储器单元的效果。虽然在连接到第一字线WL1的存储器单元中在第一时间T1期间快速地执行擦除操作，但是在连接到第三字线WL3的存储器单元中，可以仅在比第一时间T1短的第三时间T3内快速地执行擦除操作。因此，可以将考虑到每个沟道结构CH的宽度的擦除操作应用于存储器单元，并且可以使存储器单元在擦除操作之后的阈值电压分布的差异最小化。在实施例中，施加到第一字线WL1至第三字线WL3的第一偏置电压V1可以是相同的电压，并且施加到第一字线WL1至第三字线WL3的第二偏置电压V2可以是相同的电压。本发明构思不限于此。例如，可以根据第一字线WL1至第三字线WL3中的每条的高度将不同电压电平的第一偏置电压V1施加到第一字线WL1至第三字线WL3中的每条，并且可以根据第一字线WL1至第三字线WL3中的每条的高度将不同电压电平的第二偏置电压V2施加到第一字线WL1至第三字线WL3中的每条。
图19是示意性示出根据本发明构思的示例实施例的存储器装置的图。
图19可以是示意性示出根据本发明构思的示例实施例的存储器装置400的单元区域的图。参照图19，单元区域可以包括基底401、堆叠在基底401上的地选择线GSL、字线LWL和UWL以及串选择线SSL11、SSL12、SSL21和SSL22、沟道结构CH、分离层403等。
在图19中所示的示例实施例中，每个沟道结构CH可以具有上沟道结构UCH和下沟道结构LCH。下沟道结构LCH可以穿透下字线LWL并且可以连接到形成在基底401中的源极区域402，上沟道结构UCH可以穿透上字线UWL并且可以连接到下沟道结构LCH。因此，与图17中所示的示例实施例中的情况相比，每个沟道结构的轮廓(即，彼此连接的下沟道结构LCH和上沟道结构UCH的外边界)可以不同。沟道结构的轮廓可以包括其几何特征，诸如高宽比(例如，沟道结构的高度相对于沟道结构的直径的比)和沟道结构的侧表面的斜率。
由于每个沟道结构的轮廓与图17中所示的示例实施例的沟道结构的轮廓不同，因此在擦除操作中输入到字线LWL和UWL的偏置电压可以与参照图18描述的偏置电压不同。在下文中，将参照图20进行描述。
图20是提供用于示出根据本发明构思的示例实施例的存储器装置的操作的图。
参照图20，在擦除操作中，可以通过基底401输入擦除电压VERA，并且擦除时间TERA可以包括基底401的电压增加到擦除电压VERA的转变时段、以及基底401的电压保持为擦除电压VERA的保持时段。地选择线GSL和串选择线SSL中的每条的电压可以在延迟时间TD期间保持为预定电平(例如，地电平)，并且可以在延迟时间TD过去之后浮置。
可以根据距基底401的上表面的高度来不同地控制字线WL的电压。例如，第一上字线UWL1的电压可以保持为第一偏置电压V1直到第一时间点t1，并且可以在第一时间点t1改变为第二偏置电压V2。第二上字线UWL2的电压可以保持为第一偏置电压V1直到比第一时间点t1早的第二时间点t2。例如，第二上字线UWL2可以是上字线UWL之中距上沟道结构UCH与下沟道结构LCH之间的边界最近的字线。
第一下字线LWL1的电压可以保持为第一偏置电压V1直到比第二时间点t2晚的第三时间点t3，并且第二下字线LWL2的电压可以保持为第一偏置电压直到比第三时间点t3早的第四时间点t4。第一下字线LWL1可以是下字线LWL之中距上沟道结构UCH与下沟道结构LCH之间的边界最近的字线。
在参照图19和图20描述的示例实施例中，由于每个沟道结构CH包括上沟道结构UCH和下沟道结构LCH，因此第一下字线LWL1可以比位于第一下字线LWL1上方的第二上字线UWL2接收更长时间的第一偏置电压V1。例如，第二上字线UWL2接收第一偏置电压V1的第二时间T2可以被设定为比将第一偏置电压V1输入到第一下字线LWL1的第三时间T3短。
在图20中所示的示例实施例中，示出了第三时间点t3晚于第一时间点t1，并且第四时间点t4早于第二时间点t2。本发明构思不必限于这种类型。例如，第三时间点t3可以早于第一时间点t1，并且第四时间点t4可以晚于第二时间点t2。
在参照图17至图20描述的示例实施例中，字线WL可以被划分为两组或更多组，并且第一偏置电压输入到每条字线WL的时间可以在组之间被不同地设定。例如，在图17中所示的示例实施例中，字线WL可以根据距基底301的上表面的高度被划分为第一组至第三组。与第三组(例如，包括第三字线WL3的第三组)相比，第一组(例如，包括第一字线WL1的第一组)可以设置在距基底301的上表面较高的位置处。如图18中所示，可以在第一时间T1期间将第一偏置电压V1输入到第一组中包括的字线，可以在比第一时间T1短的第二时间T2期间将第一偏置电压V1输入到第二组(例如，包括第二字线WL2的第二组)中包括的字线，并且可以在比第二时间T2短的第三时间T3期间将第一偏置电压V1输入到第三组中包括的字线。
在参照图17至图20描述的示例实施例中，第一偏置电压可以具有比第二偏置电压的电平高的电平。在这种情况下，将第一偏置电压输入到字线WL的时间可以被设定为与参照图17至图20描述的示例实施例的时间相反。例如，在参照图18描述的示例实施例中，当第一偏置电压被设定为比第二偏置电压的电平大的电平时，用于将第一偏置电压输入到第一字线WL1的时间可以最短，并且用于将第一偏置电压输入到第三字线WL3的时间可以最长。
参照图17至图20描述的示例实施例可以与上面描述的其他示例实施例组合应用于存储器装置。例如，在作为擦除操作的目标的目标存储器块中改变输入到字线的偏置电压的电平的时序可以根据包括在一个存储器平面中的多个存储器块中的每个的位置而变化。
另外，可以根据目标存储器块中的每条字线的高度而不同地设定用于改变输入到字线中的至少一部分字线的偏置电压的电平的时序。
另外，当存储器装置包括多个存储器平面时，可以根据多个存储器平面之中的包括目标存储器块的存储器平面而不同地设定改变输入到字线的偏置电压的电平的时序。在本发明构思的示例实施例中，可以根据包括目标存储器块的存储器平面的地址、存储器平面内的目标存储器块的地址和目标存储器块中包括的每条字线的地址中的至少一者来不同地设定输入到字线的偏置电压，并且可以执行擦除操作，使得存储器单元具有目标阈值电压分布。另外，当存储器装置包括擦除控制晶体管时，可以如参照图9描述的示例实施例中地控制输入到擦除控制线的电压。同时，如参照图8所描述的，可以不同地控制输入到地选择线和串选择线中的每者的电压。
图21至图23是示意性示出根据本发明构思的示例实施例的存储器装置的图。
根据图21至图23中所示的示例实施例的存储器装置1000、1100和2000中的每个可以根据本发明构思的上述各种示例实施例来执行擦除操作。例如，可以在擦除电压被输入到基底的擦除时间期间将偏置电压输入到字线，并且可以根据经受擦除操作的目标存储器块的地址、包括目标存储器块的存储器平面的地址等来不同地设定调节输入到字线的偏置电压的时序。另外，可以根据目标存储器块中包括的每条字线的高度在字线之间不同地设定用于改变施加到目标存储器块中的字线的偏置电压的时序。
图21和图22可以是示出根据本发明构思的示例实施例的存储器装置1000和1100的透视图。对图21和图22进行一起参照，根据本发明构思的示例实施例的存储器装置1000和1100可以包括分别设置在彼此上方和下方的单元区域C和***电路区域P。***电路区域P可以设置在单元区域C下方，***电路区域P可以包括第一基底1001和1101，并且单元区域C可以包括与第一基底1001和1101不同的第二基底1002和1102。
例如，***电路区域P可以包括分别设置在第一基底1001和1101上的多个***电路元件1003和1103、分别连接到***电路元件1003和1103的多条布线1005和1105、分别覆盖***电路元件1003和1103以及布线1005和1105的第一层间绝缘层1007和1107等。此外，可以在***电路区域P中设置驱动存储器装置1000、1100所需的***电路，例如页缓冲器、行解码器、SI控制器、电荷泵等。
包括在单元区域C中的第二基底1002和1102可以分别设置在第一层间绝缘层1007和1107上。单元区域C可以包括堆叠在第二基底1002和1102上的地选择线GSL、字线WL及串选择线SSL1和SSL2以及多个绝缘层IL。绝缘层IL可以与地选择线GSL、字线WL以及串选择线SSL1和SSL2交替堆叠。地选择线GSL和串选择线SSL1和SSL2的数量不受如图21和图22中所示的数量的限制，并且可以被各种修改。
另外，单元区域C可以包括在与第二基底1002和1102的上表面垂直的方向(Z轴方向)上延伸的沟道结构CH，沟道结构CH可以穿透地选择线GSL、字线WL以及串选择线SSL1和SSL2，并且可以连接到第二基底1002和1102。沟道结构CH可以包括沟道区1011和1110、填充沟道区1011和1110的内部空间的掩埋绝缘层1012和1120、位线连接层1030和1130等。每个沟道结构CH可以通过位线连接层1030和1130连接到至少一条位线。地选择线GSL、字线WL、串选择线SSL1和SSL2、绝缘层IL、沟道结构CH等可以被定义为堆叠结构。
至少一个栅极绝缘层可以设置在沟道区1011和1110的外部。在示例实施例中，栅极绝缘层可以包括从沟道区1011和1110起顺序设置的隧穿层、电荷存储层、阻挡层等。根据示例实施例，隧穿层、电荷存储层和阻挡层中的至少一个也可以形成为围绕地选择线GSL、字线WL以及串选择线SSL1和SSL2的形状。
地选择线GSL、字线WL以及串选择线SSL1和SSL2可以被层间绝缘层1050和1150覆盖。另外，地选择线GSL、字线WL以及串选择线SSL1和SSL2可以通过分离层1040和1140被分离为多个存储器块。多个存储器块中的每个可以是用于执行擦除操作的单位区域。在示例实施例中，在沿Y轴方向彼此相邻的一对分离层之间，串选择线SSL1和SSL2可以通过上分离层1060和1160被分离为多个区域。
在示例实施例中，虚设沟道结构DCH可以设置在其中设置有上分离层1060和1160的区域中。虚设沟道结构DCH可以具有与沟道结构CH的结构相同的结构，而不连接到位线。
在根据图22中所示的示例实施例的存储器装置1100中，沟道结构CH和虚设沟道结构DCH中的每个可以包括下沟道结构和上沟道结构。例如，为了增加彼此堆叠的字线WL的数量，一些字线WL可以堆叠在下沟道结构中，并且剩余的字线WL可以堆叠在上沟道结构中。因此，如图22中所示，沟道结构CH和虚设沟道结构DCH中的每个可以包括上沟道结构和下沟道结构。例如，下沟道结构和下沟道结构穿透的字线可以被定义为下堆叠结构，并且上沟道结构和上沟道结构穿透的字线可以被定义为上堆叠结构。在实施例中，源极区域可以形成在第二基底1002和1102中。源极区域可以形成在沟道结构CH的底部，并且可以连接到沟道区1011和1110。在擦除操作中，可以通过共源极线CSL将擦除电压施加到第二基底1002和1102的源极区域，并且施加到与源极区域连接的沟道区1011和1110。
接下来，参照图23，根据本发明构思的示例实施例的存储器装置2000可以具有芯片到芯片(C2C)结构。C2C结构可以指通过以下方法形成的结构：在第一晶圆上制造包括单元区域CELL的上芯片，并且在与第一晶圆不同的第二晶圆上制造包括***电路区域PERI的下芯片，然后通过键合方法将上芯片和下芯片彼此连接。例如，键合方法可以指将形成在上芯片的最下面的金属层上的键合金属电连接到形成在下芯片的最上面的金属层上的键合金属的方法。例如，当键合金属由铜(Cu)形成时，键合方法可以是Cu-Cu键合方法，并且键合金属也可以由铝或钨形成。
存储器装置2000的***电路区域PERI和单元区域CELL中的每个可以包括外垫键合区域PA、字线键合区域WLBA以及位线键合区域BLBA。
***电路区域PERI可以包括第一基底2210、层间绝缘层2215、形成在第一基底2210上的多个电路元件2220a、2220b、2220c、连接到多个电路元件2220a、2220b和2220c中的各个电路元件的第一金属层2230a、2230b和2230c以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电阻的铜形成。
在本说明书中，仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但不限于此，并且还可以在第二金属层2240a、2240b和2240c上形成一个或更多个金属层。形成在第二金属层2240a、2240b和2240c上方的一个或更多个金属层的至少一部分可以由具有比形成第二金属层2240a、2240b和2240c的铜的电阻低的电阻的铝形成。
层间绝缘层2215可以设置在第一基底上以覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
下键合金属2271b和2272b可以形成在字线键合区域WLBA的第二金属层2240b上。在字线键合区域WLBA中，***电路区域PERI的下键合金属2271b和2272b可以通过键合方法与单元区域CELL的上键合金属2371b和2372b彼此电连接，并且下键合金属2271b和2272b以及上键合金属2371b和2372b可以由铝、铜或钨形成。
单元区域CELL可以提供至少一个存储器块。单元区域CELL可以包括第二基底2310和共源极线2320。在第二基底2310上，多条字线2331至2338(使用附图标记2330共同表示)可以沿着与第二基底2310的上表面垂直的方向(Z轴方向)堆叠。串选择线和地选择线可以分别设置在字线2330的上部和下部上，并且多条字线2330可以设置在串选择线与地选择线之间。
在位线键合区域BLBA中，沟道结构CH可以在与第二基底2310的上表面垂直的方向上延伸，以穿透字线2330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触，并且第二金属层2360c可以是位线。在示例实施例中，位线2360c可以沿着与第二基底2310的上表面平行的方向(Y轴方向)延伸。
在图23中所示的示例实施例中，其中设置有沟道结构CH、位线2360c等的区域可以被定义为位线键合区域BLBA。位线2360c可以在位线键合区域BLBA中电连接到在***电路区域PERI中提供页缓冲器2393的电路元件2220c。例如，位线2360c可以连接到上键合金属2371c和2372c，并且上键合金属2371c和2372c可以连接到***电路区域PERI中的与页缓冲器2393的电路元件2220c连接的下键合金属2271c和2272c。
在字线键合区域WLBA中，字线2330可以沿着与第二基底2310的上表面平行的方向(X轴方向)延伸，并且可以连接到多个单元接触插塞2341至2347(使用附图标记2340共同表示)。字线2330和单元接触插塞2340可以通过垫彼此连接，垫通过沿着X轴方向延伸为不同长度的字线2330的至少一部分来提供。第一金属层2350b和第二金属层2360b可以顺序地连接到与字线2330连接的单元接触插塞2340。单元接触插塞2340可以在字线键合区域WLBA中通过下键合金属2271b和2272b以及单元区域CELL的上键合金属2371b和2372b连接到***电路区域PERI。
单元接触插塞2340可以电连接到在***电路区域PERI中提供行解码器2394的电路元件2220b。在示例实施例中，提供行解码器2394的电路元件2220b的操作电压可以与提供页缓冲器2393的电路元件2220c的操作电压不同。例如，提供页缓冲器2393(对应于图1的页缓冲器33)的电路元件2220c的操作电压可以大于提供行解码器2394(对应于图1的行解码器31)的电路元件2220b的操作电压。
共源极线接触插塞2380可以设置在外垫键合区域PA中。共源极线接触插塞2380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在共源极线接触插塞2380上。例如，其中设置有共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外垫键合区域PA。
用于执行擦除操作的擦除电压可以在***电路区域PERI中产生，并且可以通过共源极线接触插塞2380输入到共源极线2320。输入到共源极线2320的擦除电压可以传输到沟道结构CH中包括的沟道层。当沟道层的电压由于擦除电压而增加并且预定偏置电压被输入到字线2330时，由于沟道层与字线2330之间的电压差，可以移除沟道结构CH的数据存储层中的电荷，并且可以执行擦除操作。根据示例实施例，也可以将擦除电压输入到位线2360c，使得沟道层的电压可以快速增加。
在本发明构思的示例实施例中，在擦除电压被输入到共源极线接触插塞2380的擦除时间期间，输入到字线2330的电压可以从第一偏置电压改变为第二偏置电压。根据示例实施例，第一偏置电压可以低于第二偏置电压，或者第一偏置电压可以高于第二偏置电压。可以根据经受擦除操作的存储器块的地址、包括该存储器块的存储器平面的地址、该存储器块中的每条字线2330的高度等来不同地设定将每条字线2330的电压从第一偏置电压改变为第二偏置电压的时序。
通过适当地控制将每条字线2330的电压从第一偏置电压改变为第二偏置电压的时序，能够使擦除状态下的存储器单元的阈值电压分布的差异最小化。因此，存储器单元的阈值电压分布的差异也可以在编程操作之后减小，并且可以通过均匀地确保根据存储器单元的编程状态的阈值电压分布之间的差额来减小可能在读取操作期间发生的错误，并且可以改善存储器装置2000的性能。
同时，输入/输出垫2205和2305可以设置在外垫键合区域PA中。参照图23，覆盖第一基底2210的下表面的下绝缘膜2201可以形成在第一基底2210下方，并且第一输入/输出垫2205可以形成在下绝缘膜2201上。第一输入/输出垫2205可以通过第一输入/输出接触插塞2203连接到设置在***电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一基底2210分离。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203与第一基底2210之间，以将第一输入/输出接触插塞2203与第一基底2210电分离。
参照图23，覆盖第二基底2310的上表面的上绝缘膜2301可以形成在第二基底2310上，并且第二输入/输出垫2305可以形成在上绝缘膜2301上。第二输入/输出垫2305可以通过第二输入/输出接触插塞2303连接到设置在***电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个。
根据示例实施例，第二基底2310、共源极线2320等未设置在其中设置有第二输入/输出接触插塞2303的区域中。另外，第二输入/输出垫2305在Z轴方向上不与字线2330叠置。参照图23，第二输入/输出接触插塞2303可以在与第二基底2310的上表面平行的方向上与第二基底2310分离，并且可以穿透单元区域CELL的层间绝缘层2315且连接到第二输入/输出垫2305。
根据示例实施例，可以选择性地形成第一输入/输出垫2205和第二输入/输出垫2305。例如，存储器装置2000可以仅包括设置在第一基底2210上的第一输入/输出垫2205，或者仅包括设置在第二基底2310上的第二输入/输出垫2305。可选地，存储器装置2000可以包括第一输入/输出垫2205和第二输入/输出垫2305两者。
在包括在单元区域CELL和***电路区域PERI中的每个中的外垫键合区域PA和位线键合区域BLBA中的每个中，最上面的金属层的金属图案可以作为虚设图案存在，或者最上面的金属层可以是空的。
在外垫键合区域PA中，存储器装置2000可以在***电路区域PERI的最上面的金属层上形成下金属图案2273a，下金属图案2273a具有与单元区域CELL的上金属图案2371a和2372a的形状相同的形状，所述最上面的金属层与形成在单元区域CELL的最下面的上金属图案2371a和2372a对应。例如，在外垫键合区域PA中，存储器装置2000可以在***电路区域PERI中形成下金属图案2273a，并且在单元区域CELL中形成上金属图案2372a。下金属图案2273a和上金属图案2372a可以彼此连接，并且可以具有彼此相同的形状。单元区域CELL的与单元区域CELL的最下面的金属层对应的上金属图案2372a可以设置在***电路区域PERI的与***电路区域PERI的下金属图案2273a对应的最上面的金属层上。形成在***电路区域PERI的最上面的金属层上的下金属图案2273a不连接到***电路区域PERI中的单独接触。与其类似，与在外垫键合区域PA中形成在***电路区域PERI的最上面的金属层上的下金属图案对应，具有与***电路区域PERI的下金属图案的形状相同的形状的上金属图案可以形成在单元区域CELL的最下面的金属层上。此外，在外垫键合区域PA中，设置在***电路区域PERI中的下键合金属2271a和2272a可以连接到第二输入/输出垫2305和电路元件2220a。
下键合金属2271b和2272b可以形成在字线键合区域WLBA的第二金属层2240b上。在字线键合区域WLBA中，下键合金属2271b和2272b可以通过键合方法与单元区域CELL的上键合金属2371b和2372b彼此电连接。
另外，在位线键合区域BLBA中，在单元区域CELL的与形成在***电路区域PERI的最上面的金属层上的下金属图案2251和2252对应的最下面的金属层上，上金属图案2392具有与***电路区域PERI的下金属图案2251和2252的形状相同的形状。例如，在位线键合区域BLBA中，单元区域CELL的上金属图案2392可以具有与***电路区域PERI的下金属图案2252的形状相同的形状。在单元区域CELL和***电路区域PERI的堆叠结构中，上金属图案2392可以是单元区域CELL的最下面的金属层，并且下金属图案2252可以是***电路区域PERI的最上面的金属层。可以不在形成于单元区域CELL的最下面的金属层上的上金属图案2392上形成接触。
如上面所阐述的，根据本发明构思的示例实施例，可以在擦除操作中不同地控制输入到字线中的至少一部分字线的电压。因此，可以减小擦除操作之后存储器单元的阈值电压分布的差异，并且可以改善存储器装置的性能。
本发明的各种和有利的优点和效果不限于以上描述，并且在描述本发明的具体实施例的过程中可以更容易地理解。
虽然已经在上面示出并描述了示例性实施例，但是本领域技术人员将明显的是，在不脱离如所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
单元区域，在单元区域中设置有多个存储器块，所述多个存储器块中的每个包括多个存储器单元；以及
***电路区域，包括***电路，***电路被配置为对所述多个存储器块中的每个作为单位执行擦除操作，
其中，所述多个存储器块中的每个包括堆叠在基底上的多条字线、在与基底的上表面垂直的第一方向上延伸并且穿透所述多条字线的多个沟道结构以及形成在基底中并且连接到所述多个沟道结构的源极区域，并且
其中，***电路被配置为：向包括在所述多个存储器块中的至少一个存储器块中的源极区域施加擦除电压；在第一时间点将第一字线的电压从第一偏置电压改变为第二偏置电压，第一字线设置在所述多个存储器块中的所述至少一个存储器块中的一个存储器块中；并且在与第一时间点不同的第二时间点将与第一字线不同的第二字线的电压从第一偏置电压改变为第二偏置电压，第二字线设置在所述多个存储器块中的所述至少一个存储器块中的一个存储器块中。
2.根据权利要求1所述的存储器装置，
其中，第一字线和第二字线包括在所述多个存储器块之中的同一存储器块中，并且设置在距基底不同的高度处。
3.根据权利要求2所述的存储器装置，
其中，第一字线与基底的上表面之间的距离比第二字线与基底的上表面之间的距离短，并且
其中，第二时间点比第一时间点晚。
4.根据权利要求1所述的存储器装置，
其中，所述多个存储器块设置在第一存储器平面的单元区域和第二存储器平面的单元区域中，并且
其中，第一存储器平面和第二存储器平面中的每个包括在与基底的上表面平行的方向上设置在不同位置处的第一存储器块和第二存储器块。
5.根据权利要求4所述的存储器装置，
其中，第一字线包括在第一存储器平面的第一存储器块中，并且
其中，第二字线包括在第一存储器平面的第二存储器块中。
6.根据权利要求5所述的存储器装置，
其中，第一存储器平面的第一存储器块设置得比第一存储器平面的第二存储器块靠近第一存储器平面的边缘，第一存储器平面的所述边缘在第一字线延伸的方向上延伸，
其中，第一字线和第二字线设置在距基底的上表面相同的高度处，并且
其中，第一时间点比第二时间点早。
7.根据权利要求4所述的存储器装置，
其中，第一字线包括在第一存储器平面的第一存储器块和第二存储器块中的一者中，并且
其中，第二字线包括在第二存储器平面的第一存储器块和第二存储器块中的一者中。
8.根据权利要求7所述的存储器装置，
其中，***电路被配置为同时执行用于第一存储器平面的第一存储器块和第二存储器块中的一者的擦除操作和用于第二存储器平面的第一存储器块和第二存储器块中的一者的擦除操作。
9.根据权利要求7所述的存储器装置，
其中，***电路包括第一存储器平面中的第一***电路和第二存储器平面中的第二***电路，第一***电路具有第一页缓冲器、第一行解码器和第一字线电压产生器，第二***电路具有第二页缓冲器、第二行解码器和第二字线电压产生器。
10.根据权利要求7所述的存储器装置，
其中，第一字线和第二字线设置在距基底的上表面相同的高度处。
11.根据权利要求1所述的存储器装置，
其中，向源极区域施加擦除电压的擦除时间包括擦除电压增加的转变时段和擦除电压保持为恒定电平的保持时段，并且
其中，第一时间点和第二时间点属于保持时段。
12.一种存储器装置，所述存储器装置包括：
单元区域，在单元区域中设置有多个存储器块，所述多个存储器块中的每个包括堆叠在基底上的多条字线以及穿透所述多条字线的多个沟道结构；以及
***电路区域，包括***电路，***电路被配置为对所述多个存储器块中的每个作为单位执行删除数据的擦除操作，
其中，***电路被配置为：在擦除操作中，基于目标存储器块的位置、目标存储器块中包括的所述多条字线中的每条字线的高度和所述多个沟道结构中的每个沟道结构的轮廓中的至少一者，来控制向所述多个存储器块之中的要删除数据的目标存储器块中包括的所述多条字线中的每条字线施加的电压。
13.根据权利要求12所述的存储器装置，
其中，***电路被配置为在擦除操作中控制向目标存储器块中包括的所述多条字线中的每条字线施加的偏置电压的电压电平和改变偏置电压的电压电平的时序中的至少一者。
14.根据权利要求13所述的存储器装置，
其中，所述多条字线包括设置在距基底第一高度处的第一字线和设置在距基底第二高度处的第二字线，第一高度高于第二高度，并且
其中，***电路被配置为在擦除操作期间：
向第一字线施加第一偏置电压达第一时间；
在第一时间之后，向第一字线施加比第一偏置电压大的第二偏置电压；
向第二字线施加第一偏置电压达比第一时间长的第二时间；并且
在第二时间之后向第二字线施加第二偏置电压。
15.根据权利要求13所述的存储器装置，
其中，所述多条字线包括设置在距基底第一高度处的第一字线和设置在距基底第二高度处的第二字线，第一高度高于第二高度，并且
其中，***电路被配置为在擦除操作期间：
向第一字线施加第一偏置电压达第一时间；
在第一时间之后，向第一字线施加比第一偏置电压低的第二偏置电压；
向第二字线施加第一偏置电压达比第一时间长的第二时间；并且
在第二时间之后向第二字线施加第二偏置电压。
16.根据权利要求12所述的存储器装置，
其中，所述多个存储器块设置在所述多个存储器平面中的每个的单元区域中，
其中，所述多个存储器平面中的每个包括在与基底的上表面平行的第一方向上布置的第一存储器块和第二存储器块，
其中，所述多个存储器平面中的每个具有在第一方向上分离的边界，并且
其中，每个存储器平面的第一存储器块设置为比每个存储器平面的第二存储器块靠近存储器平面的边界。
17.根据权利要求16所述的存储器装置，
其中，***电路区域被配置为：
将包括在第一存储器块中的所述多条字线的第一电压保持为第一偏置电压直到第一时间点；
在用于第一存储器块的擦除操作中，在第一时间点将第一电压从第一偏置电压增加到第二偏置电压；
将包括在第二存储器块中的多条字线的第二电压保持为第一偏置电压直到比第一时间点晚的第二时间点；以及
在用于第二存储器块的擦除操作中，在第二时间点将第二电压从第一偏置电压增加到第二偏置电压。
18.根据权利要求12所述的存储器装置，
其中，单元区域包括第一基底，并且***电路区域包括与第一基底不同的第二基底，并且
其中，单元区域及***电路区域在与第一基底的上表面垂直的方向上堆叠。
19.根据权利要求18所述的存储器装置，
其中，单元区域包括第一金属垫，并且***电路区域包括第二金属垫，并且
其中，单元区域和***电路区域通过第一金属垫和第二金属垫在与第一基底的上表面垂直的方向上彼此连接。
20.一种存储器装置，所述存储器装置包括：
第一存储器平面和第二存储器平面，第一存储器平面和第二存储器平面中的每个包括第一存储器块和第二存储器块；
第一***电路，包括连接到第一存储器平面的第一页缓冲器、第一行解码器和第一字线电压产生器；以及
第二***电路，包括连接到第二存储器平面的第二页缓冲器、第二行解码器和第二字线电压产生器，
其中，第一字线电压产生器和第二字线电压产生器中的每个被配置为在用于第一存储器块的擦除操作和用于第二存储器块的擦除操作中不同地控制字线电压。
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US9368218B2 (en) 2014-10-03 2016-06-14 HGST Netherlands B.V. Fast secure erase in a flash system
KR102355580B1 (ko) 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102251815B1 (ko) 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
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US11087849B2 (en) * 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
KR20200036653A (ko) 2018-09-28 2020-04-07 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
KR20210145413A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 메모리 장치
KR20220009792A (ko) * 2020-07-16 2022-01-25 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

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