CN117316243A - 非易失性存储器装置及控制其读取操作的方法 - Google Patents

非易失性存储器装置及控制其读取操作的方法 Download PDF

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Abstract

提供了一种非易失性存储器装置及控制其读取操作的方法。非易失性存储器装置包括：位线；预充电晶体管，其被配置为在读取操作的预充电时段期间将位线电连接到电源电压，以传输从电源电压流到位线的位线电流；单元串，其连接在位线和源极线之间，单元串包括多个存储器单元并且被配置为传输位线电流的第一部分作为单元电流；以及电流控制开关电路，其连接在位线和汇聚节点之间，电流控制开关电路配置为在预充电时段期间传输位线电流的第二部分作为从位线流到汇聚节点的控制电流。

Description

非易失性存储器装置及控制其读取操作的方法
相关申请的交叉引用
本申请要求于2022年6月28日在韩国知识产权局提交的韩国专利申请No.10-2022-0078644的优先权，所述申请的公开以引用方式全文并入本文中。
技术领域
示例实施例总体上涉及半导体集成电路，更具体地讲，涉及一种非易失性存储器装置及控制其读取操作的方法。
背景技术
闪速存储器装置、电阻式存储器装置等可根据多个阈值电压分布或多个电阻分布来存储数据，其中，每一相应分布被分配给针对存储的数据的对应逻辑状态。可通过确定在施加预定读取电压时存储器单元是导通还是截止来读取由存储器单元存储的数据。在读取操作期间，可以通过将预定电压或电流施加到位线来执行预充电操作。当为预充电操作产生位线电流时，由于位线之间的耦合噪声，预充电时间可能增加。
发明内容
一个或多个示例实施例提供了一种能够减少预充电时间的非易失性存储器装置和控制该非易失性存储器装置的读取操作的方法。
根据示例实施例，一种非易失性存储器装置包括：位线；预充电晶体管，其被配置为在读取操作的预充电时段期间将位线电连接到电源电压，以传输从电源电压流到位线的位线电流；单元串，其连接在位线和源极线之间，单元串包括多个存储器单元并且被配置为传输位线电流的第一部分作为单元电流；以及电流控制开关电路，其连接在位线和汇聚节点之间，电流控制开关电路被配置为在预充电时段期间传输位线电流的第二部分作为从位线流到汇聚节点的控制电流。
根据示例实施例，一种控制非易失性存储器装置的读取操作的方法包括：在读取操作的预充电时段期间，通过将位线电连接到电源电压来控制位线电流从电源电压流到位线；在预充电时段期间，控制位线电流的第一部分作为单元电流，以流过连接在位线和源极线之间的单元串；在预充电时段期间，控制位线电流的第二部分作为控制电流，以流过连接在位线和汇聚节点之间的电流控制开关电路；在预充电时段之后的发展时段期间，将位线电连接到读出节点；以及在发展时段之后的读出时段期间，使用连接到读出节点的读出放大器来读出存储在单元串的所选存储器单元中的数据。
根据示例实施例，一种非易失性存储器装置包括：多条位线；多个预充电晶体管，其被配置为在读取操作的预充电时段期间将多条位线电连接到电源电压，以分别传输从电源电压流到多条位线的多个位线电流；多个单元串，其分别连接在多条位线和源极线之间，多个单元串分别包括多个存储器单元，并且分别被配置为分别传输多个位线电流的第一部分作为多个单元电流；以及多个电流控制开关电路，其分别连接在多条位线与汇聚节点之间，多个电流控制开关电路分别被配置为在预充电时段期间分别传输多个位线电流的第二部分作为从多条位线流到汇聚节点的多个控制电流。
根据示例实施例的非易失性存储器装置和方法，可以通过产生从位线流到汇聚节点的控制电流以增加位线电流，来减少预充电时间。通过产生到所有位线的控制电流，不需要额外的操作来确定所选存储器单元是导通单元还是截止单元，可以减少预充电时间。
另外，根据示例实施例的非易失性存储器装置和方法可以通过增加位线电流来减少读出节点放电的发展时间。在预充电时段，可以基于影响单元电流的因素，诸如温度和所选存储器单元的位置，来改变控制电流，并且可以调整发展时间以减小位线电流的偏差。
通过减少预充电时间和发展时间，可以减少整个读取时间，并且可以提高非易失性存储器装置的性能。此外，通过减小位线电流的偏差，可以减小非易失性存储器装置的性能偏差。
附图说明
从下面结合附图对示例实施例的描述中，上述和其它方面和特征将变得更加明显，在附图中：
图1是示出根据示例实施例的控制非易失性存储器装置的读取操作的方法的流程图；
图2是示出根据示例实施例的非易失性存储器装置的概念图；
图3是示出根据示例实施例的非易失性存储器装置的框图；
图4是示出包括在图3的非易失性存储器装置中的存储器单元阵列的框图；
图5是示出包括在图4的存储器单元阵列中的存储器块的等效电路的电路图；
图6A和图6B是示出根据示例实施例的包括在非易失性存储器装置中的电流控制开关电路的示例实施例的示图；
图7A和图7B是示出根据示例实施例的非易失性存储器装置的示例操作的时序图；
图8是示出根据示例实施例的读出放大器的电路图；
图9是示出根据示例实施例的包括图8的读出放大器的非易失性存储器装置的操作的时序图；
图10A、图10B、图11A和图11B是示出根据示例实施例的非易失性存储器装置中的预充电时间的减少的示图；
图12是示出根据示例实施例的非易失性存储器装置中的发展时间的减少的示图；
图13是示出根据示例实施例的非易失性存储器装置中的读取时间的减少的示图；
图14A和图14B是示出根据示例实施例的非易失性存储器装置的示图；
图15是示出根据示例实施例的电流控制开关电路的示图；
图16是示出包括图15的电流控制开关电路的非易失性存储器装置的尺寸减小的示图；
图17是根据示例实施例的具有***单元(COP)结构的非易失性存储器装置的透视图；
图18是示出根据示例实施例的非易失性存储器装置的透视图；
图19是示出根据示例实施例的非易失性存储器装置的平面图；
图20是示出图19的非易失性存储器装置的示例竖直结构的截面图；
图21是包括在图20的非易失性存储器装置中的电流控制沟道结构的端部的放大截面图；
图22是示出根据示例实施例的非易失性存储器装置的平面图；
图23是示出图22的非易失性存储器装置的示例竖直结构的截面图；
图24是示出根据示例实施例的非易失性存储器装置的透视图；
图25是示出图24的非易失性存储器装置的示例竖直结构的截面图；
图26和图27是示出根据示例实施例的非易失性存储器装置的截面图；
图28是示出根据示例实施例的堆叠存储器装置的制造过程的概念图；
图29是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
在下文中，将参照附图描述示例实施例。在本文中描述的实施例是作为示例提供的，因此，本公开不限于此，并且可以以各种其它形式实现。以下描述中提供的每个示例实施例不排除与也在本文提供或不在本文提供但与本公开一致的另一示例或另一示例实施例的一个或多个特征相关联。将理解，当元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接耦接到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一元件或层上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。当在元素列表之后时，诸如“……中的至少一个”的表达修饰整个元素列表，而非修饰列表的各个元素。例如，表述“A、B和C中的至少一个”应当理解为仅包括A、仅包括B、仅包括C、包括A和B两者、包括A和C两者、包括B和C两者、或包括A、B和C全部。
图1是示出根据示例实施例的控制非易失性存储器装置的读取操作的方法的流程图，图2是示出根据示例实施例的非易失性存储器装置的概念图。
图1示出了对应于一条位线的方法，图2示出了对应于一条位线的配置。如以下将参照图3、图4和图5描述的，非易失性存储器装置可以包括多条位线，并且图1的方法和图2的配置可以应用于多条位线中的每一条。
参照图1，在读取操作的预充电时段期间，可以通过将位线电连接到电源电压来产生从电源电压(例如，电源电压被施加到的节点)流到位线的位线电流(S100)。
在预充电时段期间，可以产生流过连接在位线和源极线之间的单元串的单元电流(S200)。
在预充电时段期间，可以产生流过连接在位线和汇聚节点之间的电流控制开关电路的控制电流，以增加位线电流(S300)。
在预充电时段之后的发展时段期间，位线可以电连接到读出节点(S400)。
在发展时段之后的读出时段期间，可以使用连接到读出节点的读出放大器来读出存储在包括在单元串中的所选存储器单元中的数据(S500)。
参照图2，非易失性存储器装置10可以包括位线BL、预充电晶体管MT1、位线选择晶体管MT2、发展晶体管MT3、单元串NST、电流控制开关电路CSW和读出放大器SA。为了便于说明和描述，图2示出了连接到位线BL的一个单元串NST，并且多个单元串可以连接到位线BL，如以下将参照图5描述的。
预充电晶体管MT1可连接在电源电压VDD和预充电节点NP之间，并且可基于施加到预充电晶体管MT1的栅电极的预充电信号BLC而导通，以电连接电源电压VDD和预充电节点NP。预充电晶体管MT1可在读取操作的预充电时段期间导通以产生从电源电压VDD流到位线BL的位线电流IBL。
位线选择晶体管MT2可连接在预充电节点NP和位线BL之间，且可基于施加到位线选择晶体管MT2的栅电极的位线选择信号BLS而导通，以电连接预充电节点NP和位线BL。位线选择晶体管MT2可在预充电时段期间导通以电连接预充电节点NP和位线BL。
发展晶体管MT3可连接在预充电节点NP和读出节点NS之间，并且可基于施加到发展晶体管MT3的栅电极的发展信号SAS而导通，以电连接预充电节点NP和读出节点NS。在预充电时段之后的发展时段期间，发展晶体管MT3可被导通，以电连接预充电节点NP和读出节点NS。位线选择晶体管MT2可在发展时段期间导通，因此位线BL可在发展时段期间电连接到读出节点NS。
单元串NST可以包括连接在位线BL和源极线CSL之间的多个存储器单元，如以下将参照图5描述的。单元串NST可以在预充电时段期间基于位线电流IBL产生单元电流ICL。
在读取操作期间，可基于读取地址在单元串NST中的多个存储器单元之中选择所选存储器单元。可将读取电压施加到所选存储器单元且可将通过电压施加到其它存储器单元。当所选存储器单元的阈值电压高于读取电压时，所选存储器单元可被截止，并且在这种情况下，所选存储器单元可被称为截止单元。相反，当所选存储器单元的阈值电压低于读取电压时，所选存储器单元可以被导通，并且在这种情况下，所选存储器单元可以被称为导通单元。在截止单元的情况下，单元电流ICL可以相对较小，而在导通单元的情况下，单元电流ICL可以相对较大。
电流控制开关电路CSW可以在预充电时段期间产生控制电流ICON，而不管所选存储器单元是导通单元还是截止单元。在这点上，在预充电时段，多个控制电流ICON对应于多条位线BL，而不管对应于每条位线BL的每个所选存储器单元是导通单元还是截止单元。
电流控制开关电路CSW可以连接在位线BL和汇聚节点NSK之间，并且可以在预充电时段期间产生从位线BL流到汇聚节点NSK的控制电流ICON，以增加位线电流IBL。在一些示例实施例中，汇聚节点NSK可以是在读取操作期间被施加地电压VSS的节点。根据基尔霍夫定律，位线电流IBL对应于单元电流ICL和控制电流ICON之和，因此可以通过产生控制电流ICON来增加位线电流IBL。如以下将参照图10A、图10B、图11A和图11B描述的，可以通过增加位线电流IBL来减少预充电时间。
电流控制开关电路CSW可以基于电流控制信号MCC来控制控制电流ICON的大小。控制电流ICON的大小可以根据非易失性存储器装置10的操作条件和操作特性来设置。控制电流ICON的适当大小可以基于非易失性存储器装置10的测试期间的测量值或基于仿真结果来确定。
读出放大器SA可连接到读出节点NS，并且可使用读出放大器SA读出存储在所选存储器单元中的数据。下面将参照图8描述读出放大器SA的示例实施例。
这样，根据示例实施例的非易失性存储器装置10和方法，可以通过产生从位线BL流到汇聚节点NSK的控制电流ICON以增加位线电流IBL，来减少预充电时间。例如，通过产生到包括在非易失性存储器装置10中的多条位线中的每一条的控制电流ICON，不需要额外的操作来确定所选存储器单元是导通单元还是截止单元，可以减少预充电时间。
图3是示出根据示例实施例的非易失性存储器装置的框图。
参照图3，非易失性存储器装置1000可以包括存储器单元阵列500、页缓冲器电路510、数据输入/输出(I/O)电路520、地址解码器530、控制电路550和电压发生器560。例如，存储器单元阵列500可以形成在图17的单元区CREG中，并且页缓冲器电路510、数据I/O电路520、地址解码器530、控制电路550和电压发生器560可以形成在图17的***区PREG中。
存储器单元阵列500可通过多条串选择线SSL、多条字线WL及多条地选择线GSL耦接到地址解码器530。另外，存储器单元阵列500可通过多条位线BL耦接到页缓冲器电路510。存储器单元阵列500可以包括耦接到多条字线WL和多条位线BL的多个存储器单元。
根据示例实施例，多个电流控制开关电路CSW可以分别连接到多条位线BL。如参照图1和图2所述，每个电流控制开关电路CSW可以在预充电时段期间产生从位线BL流到汇聚节点NSK的控制电流ICON，以增加位线电流IBL。
在一些示例实施例中，存储器单元阵列500可以是三维存储器单元阵列，该三维存储器单元阵列以三维结构(或竖直结构)形成在衬底上。在此情况下，存储器单元阵列500可包括单元串(例如，NAND串)，该单元串竖直地定向以使得至少一个存储器单元位于另一存储器单元上方。
控制电路550可以从存储器控制器接收命令(信号)CMD和地址(信号)ADDR，并且响应于(或基于)命令信号CMD和地址信号ADDR中的至少一个来控制非易失性存储器装置1000的擦除操作、编程操作和读取操作。擦除操作可以包括执行擦除循环序列，并且编程操作可以包括执行编程循环序列。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路550可以基于命令信号CMD产生用于控制电压发生器560的操作的控制信号CTL，并且可以产生用于控制页缓冲器电路510的页缓冲器控制信号PBC，并且基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路550可将行地址R_ADDR提供到地址解码器530，且将列地址C_ADDR提供到数据I/O电路520。
地址解码器530可以通过串选择线SSL、字线WL和地选择线GSL耦接到存储器单元阵列500。在编程操作或读取操作期间，地址解码器530可以基于行地址R_ADDR确定(或选择)字线WL之一作为所选字线，并且确定除了所选字线之外的其余字线WL作为未选字线。
另外，在编程操作或读取操作期间，地址解码器530可以基于行地址R_ADDR确定串选择线SSL之一作为所选串选择线，并且确定除了所选串选择线之外的其余串选择线SSL作为未选串选择线。
电压发生器560可基于控制信号CTL产生非易失性存储器装置1000的存储器单元阵列500的操作所需的字线电压VWL。电压发生器560可以从存储器控制器接收电力PWR。字线电压VWL可通过地址解码器530施加到字线WL。
例如，在擦除操作期间，电压发生器560可以基于擦除地址向存储器块的阱和/或公共源极线施加擦除电压，并且向存储器块的所有字线或一部分字线施加擦除允许电压(例如，地电压)。另外，在擦除验证操作期间，电压发生器560可以同时向存储器块的所有字线施加擦除验证电压，或者顺序地(例如，逐个)向字线施加擦除验证电压。
例如，在编程操作期间，电压发生器560可以将编程电压施加到所选字线，并且可以将编程通过电压施加到未选字线。此外，在编程验证操作期间，电压发生器560可以将编程验证电压施加到所选字线，并且可以将验证通过电压施加到未选字线。
另外，在正常读取操作期间，电压发生器560可以向所选字线施加读取电压，并且可以向未选字线施加读取通过电压。在数据恢复读取操作期间，电压发生器560可以将读取电压施加到与所选字线相邻的字线，并且可以将恢复读取电压施加到所选字线。
页缓冲器电路510可通过位线BL耦接到存储器单元阵列500。页缓冲器电路510可以包括多个缓冲器。在一些实施例中，每个缓冲器可以仅连接到单条位线。在其它实施例中，每个缓冲器可以连接到两条或更多条位线。页缓冲器电路510可以临时存储要在存储器单元阵列500的所选页中编程的数据或从所选页中读出的数据。
数据I/O电路520可以通过数据线DL耦接到页缓冲器电路510。在编程操作期间，数据I/O电路520可以从存储器控制器接收编程数据DATA，并且基于从控制电路550接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路510。在读取操作期间，数据I/O电路520可以基于从控制电路550接收的列地址C_ADDR向存储器控制器提供已经从存储器单元阵列500读取并且存储在页缓冲器电路510中的读取数据DATA。
此外，页缓冲器电路510和数据I/O电路520可以从存储器单元阵列500的第一区读取数据，并将该读取的数据写入存储器单元阵列500的第二区(例如，无需将数据发送到非易失性存储器装置1000外部的源，诸如发送到存储器控制器)。例如，页缓冲器电路510和数据I/O电路520可以执行回存操作。
在下文中，竖直方向D3表示垂直于半导体衬底的上表面的方向，第一水平方向D1和第二水平方向D2表示平行于半导体衬底的上表面的两个方向。第一水平方向D1和第二水平方向D2可以是基本垂直的。这里，第一水平方向D1可被称为第一方向，第二水平方向D2可被称为第二方向，竖直方向D3可被称为第三方向。由图中的箭头指示的方向和相反方向可以被认为是相同方向。
图4是示出包括在图3的非易失性存储器装置中的存储器单元阵列的框图，图5是示出包括在图4的存储器单元阵列中的存储器块的等效电路的电路图。
参照图4，存储器单元阵列500可包括存储器块BLK1至BLKz。在一些实施例中，存储器块BLK1至BLKz可以由图3的地址解码器530选择。例如，地址解码器530可以选择存储器块BLK1至BLKz中与块地址相对应的特定存储器块BLK。
图5的存储器块BLKi可以以三维结构(或竖直结构)形成在衬底上。例如，包括在存储器块BLKi中的NAND串或单元串可以在垂直于衬底的上表面的第一水平方向D1上形成。
参照图5，存储器块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、存储器单元MC1至MC8、以及地选择晶体管GST。在图5中，NAND串NS11至NS33中的每一个被示为包括八个存储器单元MC1至MC8。然而，实施例不限于此。在一些实施例中，NAND串NS11至NS33中的每一个可以包括任何数目的存储器单元。
每个串选择晶体管SST可以连接到相应的串选择线(SSL1至SSL3之一)。存储器单元MC1至MC8可分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，并且栅极线GTL1至GTL8中的一些可以是虚设字线。每个地选择晶体管GST可连接到对应的地选择线(GSL1至GSL3之一)。每个串选择晶体管SST可连接到对应的位线(例如，BL1、BL2及BL3之一)，且每个地选择晶体管GST可连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。对应于中间开关线的栅极线可以如下所述地分离。在图5中，存储器块BLKi被示出为耦接到八条栅极线GTL1至GTL8以及三条位线BL1至BL3。然而，实施例不限于此。存储器单元阵列500中的每个存储器块可以耦接到任何数目的字线和任何数目的位线。
图6A和图6B是示出根据示例实施例的包括在非易失性存储器装置中的电流控制开关电路的示例实施例的示图。
在一些示例实施例中，如图6A所示，电流控制开关电路CSW可以包括N型金属氧化物半导体(NMOS)晶体管CTR。NMOS晶体管CTR可以连接在位线BL与汇聚节点NSK之间，并且可以接收施加到NMOS晶体管CTR的栅电极的电流控制信号MCC以控制电流ICON的大小。
在一些示例实施例中，如图6B所示，电流控制开关电路CSW可以包括第一NMOS晶体管DTR和第二NMOS晶体管CTR。第一NMOS晶体管DTR可以连接在位线BL和汇聚节点NSK之间，并且第一NMOS晶体管DTR的栅电极和漏电极可以彼此电连接。第二NMOS晶体管CTR可以在位线BL和汇聚节点NSK之间共源共栅地连接到第一NMOS晶体管DTR，并且第二NMOS晶体管CTR可以接收施加到第二NMOS晶体管CTR的栅电极的电流控制信号MCC，以控制控制电流的大小。
图7A和图7B是示出根据示例实施例的非易失性存储器装置的示例操作的时序图。
图7A和图7B图示了在时间点T1和T2之间的字线设置时段tWS和在时间点T2和T3之间的预充电时段tPRE期间的操作。
参照图2、图7A和图7B，在时间点T1，读取电压可以被施加到与所选存储器单元连接的所选字线WLs，并且通过电压可以被施加到与未选存储器单元连接的未选字线WLu。读取电压可以具有确定所选存储器单元的编程状态或阈值电压的电压电平。通过电压可以具有高于读取电压的电压电平，使得可以导通未选存储器单元，而不管未选存储器单元的编程状态如何。
在时间点T2，位线选择信号BLS和预充电信号BLC可以被激活。因此，可导通位线选择晶体管MT2和预充电晶体管MT1以在预充电时段tPRE期间产生位线电流IBL。
此外，电流控制信号MCC可在时间点T2被激活以在预充电时段tPRE期间产生控制电流ICON。如上所述，可通过产生控制电流ICON来增加位线电流IBL。
在字线设置时段tWS和预充电时段tPRE期间，可以去激活发展信号SAS并且可以使发展晶体管MT3截止。在一些示例实施例中，如图7A和图7B所示，根据读出放大器SA的配置，可以在预充电时段tPRE结束之前激活发展信号SAS。
在一些示例实施例中，如图7A所示，电流控制信号MCC可以在预充电时段tPRE期间持续激活。电流控制信号MCC的电压电平可通过测试或模拟来确定。
在一些示例实施例中，如图7B所示，电流控制信号MCC可以是脉冲信号，其包括在预充电时段tPRE期间周期性激活的脉冲。可以通过测试或模拟来确定脉冲的循环周期、宽度和电压电平。
图8是示出根据示例实施例的读出放大器的电路图。
参照图8，读出放大器可以包括N型金属氧化物半导体(NMOS)晶体管MN1至MN6和P型金属氧化物半导体(PMOS)晶体管MP1至MP3。该配置被提供作为示例，并且示例实施例不限于此。包括在根据示例实施例的非易失性存储器装置中的读出放大器可以以各种配置来实现。
PMOS晶体管MP1与NMOS晶体管MN1可形成第一反相器，而PMOS晶体管MP2与NMOS晶体管MN2可形成第二反相器。第一反相器MP1和MN1的输入可连接到第一节点N1，且第一反相器MP1和MN1的输出可连接到第二节点N2。相反，第二反相器MP2和MN2的输入可连接到第二节点N2，且第二反相器MP2和MN2的输出可连接到第一节点N1。因此，第一反相器MP1和MN1以及第二反相器MP2和MN2可以形成单锁存器，该单锁存器通过第一节点N1生成锁存信号LAT，并且通过第二节点N2生成反相锁存信号LATn。
NMOS晶体管MN3可基于复位信号RST而使第一节点N1与第三节点N3电连接，而NMOS晶体管MN4可基于读出节点NS处的读出电压VSEN而使第三节点N3与地电压VSS电连接。
NMOS晶体管MN5可基于设置信号SET使第二节点N2与第四节点N4电连接，而NMOS晶体管MN6可基于初始化信号INIT使第四节点N4与地电压VSS电连接。PMOS晶体管MP3可基于上拉信号SNP将读出节点NS上拉至电源电压VDD。
读取操作可以通过电压读出方案或电流读出方案来实现。位线BL的电压可以在发展时段期间在预充电晶体管MT1根据电压读出方案截止时发展到读出节点NS。位线BL的电压可以在发展时段期间在预充电晶体管MT1根据电流读出方案导通时发展到读出节点NS。参照图9描述示例电流读出方案，但是示例实施例不限于此。
图9是示出根据示例实施例的包括图8的读出放大器的非易失性存储器装置的操作的时序图。以下，将省略对图7A和图7B重复的描述。
参照图2、图8和图9，在恢复时段tREC期间，可以激活初始化信号INIT和设置信号SET，可以将第二节点N2和第四节点N4下拉到地电压VSS，并且可以将锁存信号LAT初始化为逻辑高电平。
在时间点T1，读取电压可以被施加到所选存储器单元所连接到的所选字线WLs，并且通过电压可以被施加到未选存储器单元所连接到的未选字线WLu。
在时间点T2，位线选择信号BLS和预充电信号BLC可以被激活。因此，位线选择晶体管MT2和预充电晶体管MT1可以被导通以在预充电时段tPRE和发展时段tDEV期间生成位线电流IBL。
此外，电流控制信号MCC可在时间点T2被激活，以在预充电时段tPRE和发展时段tDEV期间产生控制电流ICON。如上所述，可通过产生控制电流ICON来增加位线电流IBL。在一些示例实施例中，电流控制信号MCC的激活时间点可以在时间点T1或时间点T2之前，如图9中的阴影部分所示。
在字线设置时段tWS和预充电时段tPRE期间，可以去激活发展信号SAS并且可以使发展晶体管MT3截止。在一些示例实施例中，如图9所示，根据读出放大器SA的配置，可以在预充电时段tPRE结束之前激活发展信号SAS。
上拉信号SNP可与发展信号SAS被激活至逻辑高电平同步地被激活至逻辑低电平，且上拉信号可在时间点T3再次被去激活至逻辑高电平。因此，读出节点NS处的读出电压VSEN可以被临时上拉到电源电压VDD，并且可以根据位线BL的电压在时间点T4开始发展。如图9所示，在截止单元的情况下，读出电压VSEN可以由于相对小的单元电流ICL而缓慢降低，而在导通单元的情况下，读出电压VSEN可以由于相对大的单元电流ICL而快速降低。
在读出时段tSEN期间，例如在时间点T5，复位信号RST可被激活以使第一节点N1和第三节点N3电连接。在所选存储器单元是截止单元的情况下，NMOS晶体管MN4可以被导通，因为读出电压VSEN高于NMOS晶体管MN4的阈值电压，并且第一节点N1处的锁存信号LAT可以从逻辑高电平转变为逻辑低电平。相反，在所选存储器单元是导通单元的情况下，NMOS晶体管MN4可被截止，因为读出电压VSEN低于NMOS晶体管MN4的阈值电压，并且第一节点N1处的锁存信号LAT可保持初始化的逻辑高电平。
图10A、图10B、图11A和图11B是示出根据示例实施例的非易失性存储器装置中的预充电时间的减少的示图。
图10A和图11A示出了其中不产生上述控制电流ICON的示例，图10B和图11B示出了其中根据示例实施例产生控制电流ICON的示例。
在图10A和图10B中，Ct表示图2中的位线选择晶体管MT2的电流-电压特性，Con和Con’表示在所选存储器单元为导通单元的情况下位线电流IBL和位线电压VB之间的关系，Coff和Coff’表示在所选存储器单元为截止单元的情况下位线电流IBL和位线电压VB之间的关系，Cref表示参考单元的情况，使得所选存储器单元的编程状态将产生与图8中的NMOS晶体管MN4的阈值电压相同的读出电压VSEN。
导通单元和截止单元的位线电流IBL和位线电压VB可以由交叉点Pon、Pon’、Poff和Poff’确定，如图10A和图10B所示。例如，导通单元、参考单元和截止单元的位线电流IBL可以分别是3nA(纳安培)、10nA和60nA，而位线电压VB可以分别是0.29V、0.37V和0.55V。
如图10B所示，当通过控制电流ICON增加位线电流IBL时，对应于导通单元的位线电压VB可以从0.29V略微减小到0.28V，但是对应于截止单元的位线电压VB可以从0.55V显著减小到0.40V。
图11A和图11B示出了位线电流IBL随时间的变化。C1和C1’指示所选存储器单元是导通单元的情况，C2和C2’指示所选存储器单元是参考单元的情况，并且C3和C3’指示所选存储器单元是截止单元的情况。
位线电压VB可以如图10A和图10B所示的那样降低，并且用于稳定位线电流IBL的时间可以如图11A和图11B所示的那样降低。因此，与不产生控制电流ICON的情况下的预充电时段tPRE的时间区间相比，可以减少产生控制电流ICON的情况下的预充电时段tPRE’的时间区间。
图12是示出根据示例实施例的非易失性存储器装置中的发展时间的减少的示图。
在图12中，CSc指示在控制电流ICON未产生的情况下的读出电压VSEN，而CSp指示在控制电流ICON产生的情况下的读出电压VSEN。为了便于图示和描述，图12示出了读出电压VSEN从相同的电压电平发展而来。图12中的VREF指示与锁存信号LAT在图9中所示的时间点T5处转变的情况对应的读出电压VSEN的电压电平。
如参照图10A和图10B所述，可以通过产生控制电流ICON来减小位线电压VB，因此，与不产生控制电流ICON的情况下的发展时段tDEV的时间区间相比，可以减少产生控制电流ICON的情况下的发展时段tDEV’的时间区间。
图13是示出根据示例实施例的非易失性存储器装置中的读取时间的减少的示图。
图13示出了与不产生控制电流ICON的示例相对应的预充电时段tPRE和发展时段tDEV，以及与产生控制电流ICON的示例相对应的预充电时段tPRE’和发展时段tDEV’。恢复时段tREC、字线设置时段tWS和读出时段tSEN与控制电流ICON无关，因此在图13中被省略。
如此，可通过产生控制电流ICON来实施减少的预充电时段tPRE’及减少的发展时段tDEV’。结果，可以减少读取操作的整个时间，并且可以提高非易失性存储器装置的性能。
单元电流ICL的大小可以根据非易失性存储器装置的操作条件和操作特性而变化。例如，单元电流ICL可以根据非易失性存储器装置的操作温度、操作电压等而改变，并且单元电流ICL可以根据所选单元串的位置、所选字线的位置等而改变。
在一些示例实施例中，考虑单元电流ICL的变化，可以调整控制电流ICON的大小，使得位线电流IBL的偏差可以减小。为了减小位线电流IBL的偏差，当单元电流ICL相对大时，可以减小控制电流ICON，而当单元电流ICL相对小时，可以增大控制电流ICON。如上所述，可以通过控制电流控制信号MCC的电压电平来调整控制电流ICON的大小。
随着位线电流IBL的偏差减小，可以容易地优化页缓冲器，并且可以提高页缓冲器的读出性能。这样，根据示例实施例，通过产生控制电流ICON可以减少读取时间并且可以提高非易失性存储器装置的性能。
图14A和图14B是示出根据示例实施例的非易失性存储器装置的示图。
如参照图2所描述的多个预充电晶体管MT1可针对读取操作在预充电时段tPRE期间将多条位线BL1、BL2和BL3电连接到电源电压VDD，以生成分别从电源电压VDD流到多条位线BL1、BL2和BL3的多个位线电流IBL。另外，分别连接在多条位线BL1、BL2、BL3与源极线CSL之间的多个单元串可产生多个单元电流ICL。
如图14A和图14B所示，多个电流控制开关电路CSW1、CSW2和CSW3可以分别连接在多条位线BL1、BL2和BL3与汇聚节点NSK之间。如上所述，多个电流控制开关电路CSW1、CSW2和CSW3可产生多个控制电流，该多个控制电流分别从多条位线BL1、BL2和BL3流至汇聚节点NSK，以增加多个位线电流。
在预充电时段期间，多个电流控制开关电路CSW1、CSW2和CSW3可针对所有多条位线BL1、BL2和BL3生成多个控制电流，而不管所选存储器单元是导通单元还是截止单元。
在一些示例实施例中，如图14A所示，多个电流控制开关电路CSW1、CSW2和CSW3可接收单个电流控制信号MCC，并基于该单个电流控制信号MCC生成多个控制电流。
在一些示例实施例中，如图14B所示，多个电流控制开关电路CSW1、CSW2和CSW3分别接收多个电流控制信号MCC1、MCC2和MCC3，并分别基于多个电流控制信号MCC1、MCC2和MCC3产生多个控制电流。多个电流控制信号MCC1、MCC2、MCC3可以具有根据每条位线的操作特性的偏差而彼此独立地确定的不同的电压电平。使用多个电流控制信号MCC1、MCC2和MCC3，可以针对位线BL1、BL2和BL3中的每一条精细地控制电流。
图15是示出根据示例实施例的电流控制开关电路的示图。
参照图15，非易失性存储器装置可以包括连接在位线BL和源极线CSL之间的电流控制沟道结构CCH。如以下将参照图16至图27描述的，电流控制沟道结构CCH可以被布置在接触区中。在这种情况下，电流控制晶体管CTR可以包括在电流控制沟道结构CCH中。
图16是示出包括图15的电流控制开关电路的非易失性存储器装置的尺寸减小的示图。
例如当页缓冲器的数量等于位线BL的数量(或与位线BL的数量成比例)时，可以在***区PREG中设置大量的页缓冲器。图16示出了当电流控制晶体管CTR设置在***区PREG中时的页缓冲器PBc和当电流控制晶体管CTR设置在单元区CREG中时的页缓冲器PBp。
页缓冲器PBc包括：读出放大器SA；晶体管MT2和MT3，其被配置为基于信号SAS和BLS控制位线BL与读出放大器SA之间的电连接；以及电流控制晶体管CTR，其被配置为基于电流控制信号MCC控制位线BL与汇聚节点NSK之间的电连接。
相反，页缓冲器PBp不包括电流控制晶体管CTR，并且电流控制晶体管CTR可以设置在单元区CREG中。如以下将描述的，可以使用设置在单元区CREG中的电流控制沟道结构CCH来实现电流控制晶体管CTR。
结果，通过从页缓冲器PBp中去除电流控制晶体管CTR，页缓冲器PBp与页缓冲器PBc相比可以具有减小的尺寸。通常，非易失性存储器装置包括大量的页缓冲器，并且通过减小每个页缓冲器的尺寸，非易失性存储器装置的尺寸可以显著地减小。
这样，通过从页缓冲器电路去除用于产生控制电流ICON的电流控制晶体管CTR，并使用电流控制沟道结构CCH实现电流控制晶体管CTR，可以减小页缓冲器电路和非易失性存储器装置的尺寸。
图17是根据示例实施例具有***单元(COP)结构的非易失性存储器装置的透视图。
参照图17，非易失性存储器装置可以包括其中形成有***电路的***区PREG和其中形成有存储器单元阵列的单元区CREG。
***区PREG可以包括半导体衬底、形成在半导体衬底的顶表面上的***电路和覆盖***电路的下绝缘层。单元区CREG可以包括形成在下绝缘层上的基层、形成在基层上的存储器单元阵列和覆盖存储器单元阵列的上绝缘层。
这样，根据示例实施例的存储器装置可通过采用其中***电路形成在半导体衬底上且存储器单元阵列堆叠在***电路上的COP结构来减小存储器装置的尺寸。此外，存储器装置可以通过从***区PREG中的页缓冲器电路中去除电流控制晶体管并使用电流控制沟道结构CCH在单元区CREG中实现电流控制晶体管CTR，进一步减小存储器装置的尺寸。
图18是示出根据示例实施例的非易失性存储器装置的透视图。
参照图18，非易失性存储器装置1000可以包括多条位线BL、至少一条源极线CSL、多个单元沟道结构CH、栅电极结构、多个电流控制沟道结构CCH和电流控制线CGSL。
多条位线BL可以设置在单元区CREG在竖直方向D3上的第一端部。多条位线BL可以布置在第一水平方向D1上并且在第二水平方向D2上延伸。
源极线CSL可设置在单元区CREG在竖直方向D3上的第二端部，且在第二水平方向D2上延伸。在一些示例实施例中，源极线CSL可包括沿第一水平方向D1布置的多条线。在一些示例实施例中，如图18所示，源极线CSL可以被实现为具有平面形状的公共源极线。
在一些示例实施例中，如图18所示，源极线CSL可在单元串区CLAR和接触区CTAR中沿第二水平方向D2延伸而不切割。源极线CSL可以共同地连接到多个单元沟道结构CH和多个电流控制沟道结构CCH。在这种情况下，施加到源极线CSL的源极电压Vs可以同时施加到单元沟道结构CH的底部和电流控制沟道结构CCH的底部。
在一些示例实施例中，如下面将参照图24描述的，源极线CSL可以在单元串区CLAR和接触区CTAR之间的边界处被切割，使得源极线CSL可以被划分为第一源极线段和第二源极线段。
多个单元沟道结构CH可以设置在单元区CREG的单元串区CLAR中，并且分别连接在多条位线BL与源极线CSL之间。如以下将描述的，每个单元沟道结构CH可以包括至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管。
栅电极结构可以包括在单元串区CLAR中沿竖直方向D3堆叠的多条栅极线。栅电极结构可以包括至少一条串选择线SSL、多条字线WL和至少一条地选择线GSL。串选择线SSL对应于串选择晶体管的栅电极，字线WL对应于存储器单元的栅电极，并且地选择线GSL对应于地选择晶体管的栅电极。字线WL可以被字线切割区WC切割，并且串选择线SSL可以被字线切割区WC和串选择线切割区SC切割。
图18示出了两条串选择线SSL和一条地选择线GSL的示例。然而，示例实施例不限于此，并且串选择线的数量和地选择线的数量可以变化。
多个电流控制沟道结构CCH可以设置在单元区CREG的接触区CTAR中。多个电流控制沟道结构CCH可分别连接在多条位线BL与源极线CSL之间。多个电流控制沟道结构CCH可以包括多个电流控制晶体管CTR。
电流控制线CGSL可以设置在接触区CTAR中以形成多个电流控制晶体管CTR的栅电极。电流控制晶体管CTR可以根据操作模式由具有导通电压或截止电压的电流控制信号MCC来切换。在读取操作期间，可以通过将导通电压施加到电流控制线CGSL来导通电流控制晶体管CTR，以产生上述控制电流ICON。相反，在编程操作和读取操作期间，可以通过将截止电压施加到电流控制线CGSL来截止电流控制晶体管CTR，以将位线BL与源极线CSL电断开。
如图18所示，单元沟道结构CH的地选择晶体管和电流控制沟道结构CCH的电流控制晶体管CTR可以在竖直方向D3上设置在相同高度。在此情况下，电流控制线CGSL可以是地选择线GSL的一部分。例如，可以通过在单元串区CLAR和接触区CTAR之间的边界处切割地选择线GSL来提供对应于电流控制线CGSL的部分。例如，地选择线GSL可以在单元串区CLAR和接触区CTAR之间的边界处被字线切割区WC切割，并且地选择线GSL在接触区CTAR中的部分可以被实现为电流控制线CGSL。
非易失性存储器装置1000可以包括连接到多条位线BL的多个页缓冲器。当电流控制晶体管包括在页缓冲器中时，页缓冲器的尺寸可以如参照图16所述的那样增加。根据示例实施例，电流控制晶体管CTR可以在单元区CREG的接触区CTAR中实现，以减小页缓冲器的尺寸。通常，非易失性存储器装置包括大量的页缓冲器，并且通过减小每个页缓冲器的尺寸，非易失性存储器装置的尺寸可以显著地减小。
这样，通过从页缓冲器电路去除用于产生控制电流ICON的电流控制晶体管CTR并使用电流控制沟道结构CCH实现电流控制晶体管CTR，根据示例实施例的非易失性存储器装置可减小页缓冲器电路和包括页缓冲器电路的非易失性存储器装置的尺寸。
图19是示出根据示例实施例的非易失性存储器装置的平面图，图20是示出图19的非易失性存储器装置的示例竖直结构的截面图。图21是包括在图20的非易失性存储器装置中的电流控制沟道结构的端部的放大截面图。
参照图19、图20和图21，包括栅极线或栅电极SSL、WL和GSL的栅电极结构可以设置在半导体衬底100上方。半导体衬底100可以包括半导体材料(例如硅、锗、硅-锗)或III-V族半导体化合物(例如GaP、GaAs、GaSb等)。栅电极结构SSL、WL和GSL可被串选择线切割区SC和/或字线切割区WC切割，如上所述。
栅电极结构SSL、WL和GSL可以包括缓冲氧化物层210以及交替地且重复地堆叠在缓冲氧化物层210上的栅电极220和绝缘图案230。缓冲氧化物层210可以覆盖半导体衬底100的顶表面。缓冲氧化物层210可以包括例如热生长氧化物层或氧化硅层。栅电极220可以包括至少一个地选择栅电极GSL、单元栅电极WL和至少一个串选择栅电极SSL。地选择栅电极GSL可以是栅电极220的最下面的电极，串选择栅电极SSL可以是栅电极220的最上面的电极。单元栅电极WL可以设置在地选择栅电极GSL和串选择栅电极SSL之间。栅电极220可以由例如掺杂硅、金属(例如钨)、金属氮化物、金属硅化物或其任意组合中的至少一种形成，或者可以包括这些中的至少一种。
绝缘图案230可以设置于在垂直于半导体衬底100的顶表面的竖直方向D3上彼此相邻的栅电极220之间。大部分绝缘图案230可以具有相同的厚度，并且至少一个绝缘图案230可以比其它绝缘图案厚。例如，串选择栅电极SSL上的最上面的绝缘图案(在下文中，第一绝缘图案)可以比下面的绝缘图案厚。第一绝缘图案可以比下面的绝缘图案厚至少两倍。绝缘图案230可以由例如氧化硅形成或者可以包括例如氧化硅。
如上所述，非易失性存储器装置1001可以在竖直方向D3上被划分为单元区CREG和***区PREG，并且可以在第二水平方向D2上被划分为单元串区CLAR和接触区CTAR。
单元沟道结构CH可以穿过栅电极结构SSL、WL和GSL。每个单元沟道结构CH可以包括竖直沟道部分315和围绕竖直沟道部分315的电荷存储结构310。此外，每个单元沟道结构CH可以包括形成在竖直沟道部分315中的内部空间和由该内部空间围绕的间隙填充层320。每个单元沟道结构CH可以包括设置在其上部的焊盘330。当从上向下看时，多个单元沟道结构CH可以以之字形或线形布置。竖直沟道部分315可以电连接到半导体衬底100。竖直沟道部分315可以包括单层或多层。竖直沟道部分315可以包括例如单晶硅层、有机半导体层或碳纳米结构中的至少一个。
电荷存储结构310可沿竖直沟道部分315的外侧壁并在竖直方向D3上延伸。例如，电荷存储结构310可以具有围绕竖直沟道部分315的外侧壁的形状。电荷存储结构310可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k电介质层中的至少一个，并且可以具有单层或多层结构。
如图21所示，每个电荷存储结构310可以包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以被设置为与每个竖直沟道部分315相邻，以包围或覆盖竖直沟道部分315的外侧壁。阻挡绝缘层BLL可以与栅电极220相邻设置。电荷存储层CTL可以设置在隧道绝缘层TL和阻挡绝缘层BLL之间。隧道绝缘层TL可以包括例如氧化硅层或高k电介质层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。阻挡绝缘层BLL可以包括例如氧化硅层或高k电介质层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层CTL可以包括例如氮化硅层。间隙填充层320可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
焊盘330可以设置在每个单元沟道结构CH和每个电流控制沟道结构CCH的上部中。焊盘330可以横向延伸以覆盖竖直沟道部分315的顶表面和电荷存储结构310的顶表面。焊盘330可以覆盖隧道绝缘层TL的顶表面、电荷存储层CTL的顶表面和阻挡绝缘层BLL的顶表面中的至少一个。例如，如图20所示，焊盘330可以覆盖隧道绝缘层TL、电荷存储层CTL和阻挡绝缘层BLL的所有顶表面。焊盘330可以包括掺杂有第一导电类型的杂质的半导体材料。作为示例，焊盘330可以是高掺杂n型区。
竖直沟道部分315和焊盘330可以由半导体材料(例如，硅)形成。作为示例，竖直沟道部分315和焊盘330可以包括多晶硅。竖直沟道部分315和焊盘330可以具有彼此不同的晶体结构。
在擦除操作期间，可以将非常高电压电平的源极电压Vs施加到位线BL，并且通过GIDL现象，可以在竖直沟道部分315中产生电子-空穴对。电子可以朝向焊盘330移动，并且空穴可以被提供给竖直沟道部分315。因此，在擦除操作期间，可以有效地将空穴从竖直沟道部分315提供到电荷存储层CTL中，从而改善三维非易失性存储器装置的擦除操作特性。
第一层间绝缘层460可以设置在栅电极结构SSL、WL和GSL上。第一层间绝缘层460可以覆盖最上面的绝缘图案230的顶表面和焊盘330的顶表面。第一层间绝缘层460可以包括例如氧化硅层。
第二层间绝缘层480可以设置在第一层间绝缘层460上。第二层间绝缘层480可以覆盖第一层间绝缘层460的顶表面。第二层间绝缘层480可以包括例如氧化硅层。沟道接触插塞HCP可以设置在每个单元沟道结构CH和每个电流控制沟道结构CCH上。沟道接触插塞HCP可以穿过第一层间绝缘层460和第二层间绝缘层480，并且可以与焊盘330直接接触。沟道接触插塞HCP可以包括例如金属材料(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一个。
位线BL可以设置在第二层间绝缘层480上。位线BL可以在单元串区CLAR和接触区CTAR中在第二水平方向D2上延伸。位线BL可以被布置为在第一水平方向D1上彼此间隔开。每条位线BL可以电连接到沿着第二水平方向D2布置的单元沟道结构CH和电流控制沟道结构CCH。位线BL可以包括例如金属材料。
电荷存储结构310可以被设置为包围竖直沟道部分315的侧表面，并且可以介于竖直沟道部分315的底表面和半导体衬底100之间。在这点上，竖直沟道部分315可以与半导体衬底100分离。
源极导电图案SCP可以设置在半导体衬底100与缓冲氧化物层210之间。源极导电图案SCP可以包括第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1的顶表面上。第一源极导电图案SCP1可从半导体衬底100和第二源极导电图案SCP2之间的区延伸至第二源极导电图案SCP2和竖直沟道部分315之间以及半导体衬底100和竖直沟道部分315之间的其它区。如图21所示，由于第一源极导电图案SCP1，电荷存储结构310可以被划分成位于第一源极导电图案SCP1上的上电荷存储结构310a和位于第一源极导电图案SCP1下的下电荷存储结构310b。
在一些示例实施例中，第一源极导电图案SCP1可以包括水平部分PP和竖直部分VP。第一源极导电图案SCP1的水平部分PP可以设置在半导体衬底100和第二源极导电图案SCP2之间。竖直部分VP可以从竖直沟道部分315和水平部分PP之间的区延伸到第二源极导电图案SCP2和竖直沟道部分315之间以及半导体衬底100和竖直沟道部分315之间的其它区。竖直部分VP可与电荷存储结构310接触。竖直部分VP的顶表面可位于水平部分PP的顶表面与第二源极导电图案SCP2的顶表面之间的竖直水平高度处。竖直部分VP的底表面可位于比半导体衬底100的顶表面低的竖直水平高度处。第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有第一导电类型的杂质的多晶硅层形成，并且掺杂到第二源极导电图案SCP2中的杂质的浓度可以高于第一源极导电图案SCP1中的杂质的浓度。这种源极导电图案SCP可以用作上述源极线CSL。
根据示例实施例，多个电流控制沟道结构CCH可形成在沿第二水平方向D2与单元串区CLAR相邻的接触区CTAR中。多个电流控制沟道结构CCH可以连接在多条位线BL与源极线CSL之间。电流控制沟道结构CCH可分别包括电流控制晶体管CTR。电流控制线CGSL可以形成在接触区CTAR中，以形成电流控制沟道结构CCH中的电流控制晶体管CTR的栅电极。
在一些示例实施例中，如图19和图20所示，一个电流控制沟道结构CCH可连接到一条位线BL。
在一些示例实施例中，如图20所示，源极线CSL可以在单元串区CLAR和接触区CTAR中沿第二水平方向D2延伸而不切割。在这种情况下，源极线CSL可共同地连接到多个单元沟道结构CH和多个电流控制沟道结构CCH。在这种情况下，在读取操作期间，源极电压Vs可以是地电压VSS，并且地电压VSS可以同时施加到单元沟道结构CH和电流控制沟道结构CCH的底部。
图22是示出根据示例实施例的非易失性存储器装置的平面图，图23是示出图22的非易失性存储器装置的示例竖直结构的截面图。在下文中，省略与图18至图21重复的描述，并且将仅描述与电流控制晶体管CTR相关的不同之处。
参照图22和图23，非易失性存储器装置1003包括电流控制线CGSL和多个电流控制沟道结构CCH，多个电流控制沟道结构CCH形成在沿第二水平方向D2与单元串区CLAR相邻的接触区CTAR中。
多个电流控制沟道结构CCH连接在多条位线BL与源极线CSL之间。电流控制沟道结构CCH分别包括电流控制晶体管CTR。电流控制线CGSL形成电流控制沟道结构CCH中的电流控制晶体管CTR的栅电极。
在一些示例实施例中，如图22和图23所示，两个或更多个电流控制沟道结构CCH可以连接到一条位线BL。尽管为了便于说明，图22和图23示出了两个电流控制沟道结构CCH1和CCH2，但是示例实施例不限于此，并且例如三个或更多个电流控制沟道结构可以连接到每条位线BL。
图24是示出根据示例实施例的非易失性存储器装置的透视图，图25是示出图24的非易失性存储器装置的示例竖直结构的截面图。下文中，省略与图18至图23重复的描述，将描述区别。
参照图24和图25，非易失性存储器装置1500可以包括多条位线BL、至少一条源极线CSL、多个单元沟道结构CH、栅电极结构、多个电流控制沟道结构CCH和电流控制线CGSL。
多条位线BL可以设置在单元区CREG在竖直方向D3上的第一端部。多条位线BL可以布置在第一水平方向D1上并且在第二水平方向D2上延伸。
源极线CSL可设置在单元区CREG在竖直方向D3上的第二端部，且在第二水平方向D2上延伸。在一些示例实施例中，源极线CSL可包括沿第一水平方向D1布置的多条线。在一些示例实施例中，如图24所示，源极线CSL可以被实现为具有平面形状的公共源极线。
在一些示例实施例中，如图24和图25所示，源极线CSL可以在单元串区CLAR和接触区CTAR之间的边界处被切割，使得源极线CSL可以被划分为第一源极线段CSLa和第二源极线段CSLb。
第一源极线段CSLa可连接至多个单元沟道结构CH，而第二源极线段CSLb可连接至多个电流控制沟道结构CCH。因此，在读取操作期间，可以独立于施加到多个电流控制沟道结构CCH的地电压VSS来控制施加到多个单元沟道结构CH的源极电压Vs。在这点上，源极电压Vs的电压电平和地电压VSS的电压电平可以彼此不同，和/或施加源极电压Vs和地电压VSS的定时可以彼此不同。
多个单元沟道结构CH可以设置在单元区CREG的单元串区CLAR中，并且分别连接在多条位线BL与源极线CSL之间。如以下将描述的，每个单元沟道结构CH可以包括至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管。
图26和图27是示出根据示例实施例的非易失性存储器装置的截面图。
参照图26，非易失性存储器装置或存储器装置2000可以具有芯片到芯片(C2C)结构。C2C结构可以指通过如下步骤形成的结构：在第一晶圆上制造包括存储器单元区或单元区CREG的上芯片；在与第一晶圆分离的第二晶圆上制造包括***区PREG的下芯片；然后将上芯片和下芯片彼此接合。这里，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，接合金属可以包括使用Cu到Cu接合的铜(Cu)。然而，示例实施例不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。
存储器装置2000的***区PREG和单元区CREG中的每一个可以包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。
***区PREG可以包括：第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可由具有相对高的电阻率的金属(例如钨)形成，第二金属层2240a、2240b和2240c可由具有相对低的电阻率的金属(例如铜)形成。
尽管在图26中仅示出了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且一个或多个附加金属层可进一步形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个附加金属层中的至少一部分可由电阻率低于形成第二金属层2240a、2240b和2240c的金属(例如铜)的金属(例如铝)形成。
层间绝缘层2215可以设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属2271b和2272b可以形成在字线接合区WLBA中的第二金属层2240b上。在字线接合区WLBA中，***区PREG中的下接合金属2271b和2272b可以电接合到单元区CREG的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区CREG中的上接合金属2371b和2372b可以被称为第一金属焊盘，并且***区PREG中的下接合金属2271b和2272b可以被称为第二金属焊盘。
单元区CREG可以包括至少一个存储器块。单元区CREG可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以在垂直于第二衬底2310的上表面的竖直方向D3(例如，Z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可以分别布置在多条字线2330上和下方，并且多条字线2330可以设置在至少一条串选择线和至少一条地选择线之间。
在位线接合区BLBA中，沟道结构CH可在垂直于第二衬底2310的上表面的竖直方向D3(例如，Z轴方向)上延伸，并穿过多条字线2330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触件，并且第二金属层2360c可以是位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第二水平方向D2(例如，Y轴方向)上延伸。
在图26所示的示例实施例中，其中设置有沟道结构CH、位线2360c等的区可以称为位线接合区BLBA。在位线接合区BLBA中，位线2360c可以电连接到***区PREG中提供页缓冲器2393的电路元件2220c。位线2360c可以连接到单元区CREG中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到下接合金属2271c和2272c，该下接合金属连接到页缓冲器2393的电路元件2220c。
在字线接合区WLBA中，多条字线2330可以在平行于第二衬底2310的上表面并且垂直于第二水平方向D2的第一水平方向D1(例如，X轴方向)上延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(即2340)。多条字线2330和多个单元接触插塞2340可以在由多条字线2330的至少一部分提供的焊盘中彼此连接，该多条字线在第一水平方向D1上以不同长度延伸。第一金属层2350b和第二金属层2360b可以顺序地连接到与多条字线2330连接的多个单元接触插塞2340的上部。多个单元接触插塞2340可以通过字线接合区WLBA中的单元区CREG的上接合金属2371b和2372b以及***区PREG的下接合金属2271b和2272b连接到***区PREG。
多个单元接触插塞2340可以电连接到形成***区PREG中的行解码器2394的电路元件2220b。在示例实施例中，形成行解码器2394的电路元件2220b的操作电压可以不同于形成页缓冲器2393的电路元件2220c的操作电压。例如，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区PA中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部上。例如，其中设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区可以被称为外部焊盘接合区PA。
输入/输出焊盘2205及2305可设置在外部焊盘接合区PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210之下，第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在***区PREG中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分开。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203和第一衬底2210之间，以将第一输入/输出接触插塞2203和第一衬底2210电分离。
覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，第二输入/输出焊盘2305可以设置在上绝缘膜2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在***区PREG中的多个电路元件2220a、2220b和2220c中的至少一个。在示例实施例中，第二输入/输出焊盘2305电连接到电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320可以不被设置在其中布置有第二输入/输出接触插塞2303的区中。而且，第二输入/输出焊盘2305在竖直方向D3(例如Z轴方向)上可不与字线2330重叠。第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区CREG的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据示例实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器装置2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。或者，存储器装置2000可包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
在分别包括在单元区CREG和***区PREG中的外部焊盘接合区PA和位线接合区BLBA中的每一个中，设置在最上面的金属层上的金属图案可以被设置为虚设图案，或者可以不存在最上面的金属层。
在外部焊盘接合区PA中，存储器装置2000可以包括在***区PREG的最上面的金属层中的下金属图案2273a，该下金属图案2273a对应于形成在单元区CREG的最上面的金属层中的上金属图案2372a，并且具有与单元区CREG的上金属图案2372a相同的横截面形状以便彼此连接。在***区PREG中，形成在***区PREG的最上面的金属层中的下金属图案2273a可以不连接到接触件。类似地，在外部焊盘接合区PA中，可以在单元区CREG的最上面的金属层中形成上金属图案2372a，该上金属图案2372a对应于形成在***区PREG的最上面的金属层中的下金属图案2273a，并且具有与***区PREG的下金属图案2273a相同的形状。
下接合金属2271b和2272b可以形成在字线接合区WLBA中的第二金属层2240b上。在字线接合区WLBA中，***区PREG的下接合金属2271b和2272b可以通过Cu至Cu接合而电连接到单元区CREG的上接合金属2371b和2372b。
此外，在位线接合区BLBA中，可以在单元区CREG的最上面的金属层中形成上金属图案2392，该上金属图案2392对应于形成在***区PREG的最上面的金属层中的下金属图案2252，并且具有与***区PREG的下金属图案2252相同的横截面形状。在单元区CREG的最上面的金属层中形成的上金属图案2392上可以不形成接触件。
如图27所示，根据示例实施例，非易失性存储器装置2000可以包括电流控制线CGSL和多个电流控制沟道结构CCH，电流控制线CGSL和多个电流控制沟道结构CCH形成在沿第二水平方向D2与单元串区CLAR相邻的接触区CTAR中。
多个电流控制沟道结构CCH可以连接在多条位线BL与源极线CSL之间。电流控制沟道结构CCH可分别包括电流控制晶体管CTR。电流控制线CGSL可以形成电流控制沟道结构CCH中的电流控制晶体管CTR的栅电极。
这样，通过从页缓冲器电路去除用于产生上述控制电流ICON的电流控制晶体管CTR并使用电流控制沟道结构CCH实现电流控制晶体管CTR，根据示例实施例的非易失性存储器装置2000可以减小页缓冲器电路和包括页缓冲器电路的非易失性存储器装置2000的尺寸。
图28是示出根据示例实施例的堆叠存储器装置的制造过程的概念图。
参照图28，可在第一晶圆WF1和第二晶圆WF2中形成相应集成电路。上述存储器单元阵列及利用电流控制沟道结构CCH的电流控制晶体管CTR可形成于第一晶圆WF1中，并且***电路可形成于第二晶圆WF2中。
在第一晶圆WF1及第二晶圆WF2中形成集成电路之后，可接合第一晶圆WF1及第二晶圆WF2。接合的晶圆WF1及WF2经切割并划分成多个芯片，其中每个芯片对应于包括竖直地堆叠的第一半导体裸片SD1及第二半导体裸片SD2(例如，第一半导体裸片SD1堆叠于第二半导体裸片SD2上等)的半导体装置2000。第一晶圆WF1的每个切割部分对应于第一半导体裸片SD1，且第二晶圆WF2的每个切割部分对应于第二半导体裸片SD2。
图29是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
参照图29，SSD 5000包括非易失性存储器装置5100和SSD控制器5200。
非易失性存储器装置5100可以可选地配置为接收高电压VPP。非易失性存储器装置5100可以是根据示例实施例的上述存储器装置。非易失性存储器装置5100可以包括电流控制晶体管，以在读取操作的预充电时段期间增加位线电流。
SSD控制器5200通过多个通道CH1至CHi与非易失性存储器装置5100连接。SSD控制器5200包括一个或多个处理器5210、缓冲器存储器5220、纠错码(ECC)电路5230、主机接口5250、以及非易失性存储器(NVM)接口5260。缓冲器存储器5220存储用于驱动SSD控制器5200的数据。缓冲器存储器5220包括多条存储器线，每条存储器线存储数据或命令。ECC电路5230在写入操作时计算要编程的数据的纠错码值，并且在读取操作时使用纠错码值来校正读取数据的错误。在数据恢复操作中，ECC电路5230校正从非易失性存储器装置5100恢复的数据的错误。
如上所述，根据示例实施例的非易失性存储器装置和方法可以通过产生从位线流到汇聚节点的控制电流以增加位线电流，来减少预充电时间。通过产生到所有位线的控制电流，不需要额外的操作来确定所选存储器单元是导通单元还是截止单元，可以减少预充电时间。
另外，根据示例实施例的非易失性存储器装置和方法可以通过增加位线电流来减少读出节点放电的发展时间。在预充电时段，可以基于影响单元电流的因素，诸如温度和所选存储器单元的位置，来改变控制电流，并且可以调整发展时间以减小位线电流的偏差。
通过减少预充电时间和发展时间，可以减少整个读取时间，并且可以提高非易失性存储器装置的性能。此外，通过减小位线电流的偏差，可以减小非易失性存储器装置的性能偏差。
本发明构思可以应用于非易失性存储器装置和包括非易失性存储器装置的***。例如，本发明构思可以应用于诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏主机、导航***、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置、服务器***、汽车驾驶***等的***。
在一些示例实施例中，由诸如图3和图29中所示的那些块表示的每个组件可以被实现为执行根据示例实施例的上述相应功能的各种数量的硬件、软件和/或固件结构。例如，这些组件中的至少一个可以包括各种硬件组件，硬件组件包括数字电路、可编程或不可编程的逻辑器件或阵列、专用集成电路(ASIC)、晶体管、电容器、逻辑门、或使用直接电路结构的其它电路，诸如可以通过一个或多个微处理器或其它控制设备的控制来执行相应的功能的存储器、处理器、逻辑电路、查找表等。而且，这些组件中的至少一个可以包括模块、程序、或部分代码，所述模块、程序、或部分代码包含用于执行指定逻辑功能并由一个或多个微处理器或其它控制装置执行的一个或多个可执行指令。而且，这些组件中的至少一个还可以包括处理器或者可以由处理器实现，所述处理器诸如执行相应功能的中央处理单元(CPU)、微处理器等。示例实施例的功能方面可以在一个或多个处理器上执行的算法中实现。此外，由块或处理步骤表示的组件、元件、模块或单元可以采用用于电子配置、信号处理和/或控制、数据处理等的任何数量的相关技术。
尽管已经具体示出和描述了示例实施例的各方面，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器装置，包括：
位线；
预充电晶体管，其被配置为在读取操作的预充电时段期间将所述位线电连接到电源电压，以传输从所述电源电压流到所述位线的位线电流；
单元串，其连接在所述位线和源极线之间，所述单元串包括多个存储器单元并且被配置为传输所述位线电流的第一部分作为单元电流；以及
电流控制开关电路，其连接在所述位线和汇聚节点之间，所述电流控制开关电路被配置为在所述预充电时段期间传输所述位线电流的第二部分作为从所述位线流到所述汇聚节点的控制电流。
2.根据权利要求1所述的非易失性存储器装置，其中，所述电流控制开关电路还被配置为：无论所述多个存储器单元中的所选存储器单元是导通单元还是截止单元，在所述预充电时段期间传输所述控制电流。
3.根据权利要求1所述的非易失性存储器装置，其中，所述电流控制开关电路包括：
N型金属氧化物半导体晶体管，其连接在所述位线和所述汇聚节点之间，并且被配置为基于施加至所述N型金属氧化物半导体晶体管的栅电极的电流控制信号来控制所述控制电流的大小。
4.根据权利要求3所述的非易失性存储器装置，其中，所述电流控制信号在所述预充电时段期间持续激活。
5.根据权利要求3所述的非易失性存储器装置，其中，所述电流控制信号是包括在所述预充电时段期间周期性地激活的脉冲的脉冲信号。
6.根据权利要求1所述的非易失性存储器装置，其中，所述电流控制开关电路包括：
第一N型金属氧化物半导体晶体管，其连接在所述位线和所述汇聚节点之间，并且包括彼此电连接的栅电极和漏电极；以及
第二N型金属氧化物半导体晶体管，其在所述位线和所述汇聚节点之间共源共栅地连接到所述第一N型金属氧化物半导体晶体管，并且被配置为基于施加至所述第二N型金属氧化物半导体晶体管的栅电极的电流控制信号来控制所述控制电流的大小。
7.根据权利要求1所述的非易失性存储器装置，还包括：
单元区，其中布置有所述单元串；以及
***区，其中布置有所述预充电晶体管和所述电流控制开关电路，
其中，所述非易失性存储器装置具有***单元结构，所述单元区和所述***区在竖直方向上堆叠在所述***单元结构中。
8.根据权利要求1所述的非易失性存储器装置，还包括：
发展晶体管，其被配置为在所述预充电时段之后的发展时段期间，将所述位线电连接至读出节点；以及
读出放大器，其与所述读出节点连接，
其中，所述预充电晶体管和所述电流控制开关电路被配置为在所述预充电时段和所述发展时段期间传输所述位线电流和所述控制电流。
9.根据权利要求1所述的非易失性存储器装置，还包括：
单元区，其包括其中布置有所述单元串的单元串区和在水平方向上与所述单元串区相邻的接触区；
***区，其中布置有所述预充电晶体管；以及
电流控制沟道结构，其布置在所述接触区中并且连接在所述位线和所述源极线之间，
其中，所述非易失性存储器装置具有***单元结构，所述单元区和所述***区在竖直方向上堆叠在所述***单元结构中，并且
其中，所述电流控制开关电路设置在所述电流控制沟道结构中。
10.根据权利要求9所述的非易失性存储器装置，其中，所述源极线包括在所述单元串区和所述接触区之间的边界处彼此分开的第一源极线段和第二源极线段。
11.根据权利要求10所述的非易失性存储器装置，其中，所述第一源极线段连接到所述单元串并且所述第二源极线段连接到所述电流控制沟道结构。
12.根据权利要求1所述的非易失性存储器装置，其中，所述汇聚节点对应于所述源极线，并且在所述读取操作期间地电压施加至所述源极线。
13.一种控制非易失性存储器装置的读取操作的方法，包括：
在所述读取操作的预充电时段期间，通过将位线电连接到电源电压来控制位线电流从所述电源电压流到所述位线；
在所述预充电时段期间，控制所述位线电流的第一部分作为单元电流，以流过连接在所述位线和源极线之间的单元串；
在所述预充电时段期间，控制所述位线电流的第二部分作为控制电流，以流过连接在所述位线和汇聚节点之间的电流控制开关电路；
在所述预充电时段之后的发展时段期间，将所述位线电连接到读出节点；以及
在所述发展时段之后的读出时段期间，使用连接到所述读出节点的读出放大器来读出存储在所述单元串的所选存储器单元中的数据。
14.根据权利要求13所述的方法，其中，在所述预充电时段期间，无论所述所选存储器单元是导通单元还是截止单元，所述控制电流流过所述电流控制开关电路。
15.根据权利要求13所述的方法，其中，产生所述控制电流包括：基于在所述预充电时段和所述发展时段期间持续激活的信号，控制所述控制电流在所述预充电时段和所述发展时段期间流动。
16.根据权利要求13所述的方法，其中，产生所述控制电流包括：基于包括在所述预充电时段和所述发展时段期间周期性地激活的脉冲的脉冲信号，控制所述控制电流在所述预充电时段和所述发展时段期间流动。
17.一种非易失性存储器装置，包括：
多条位线；
多个预充电晶体管，其被配置为在读取操作的预充电时段期间将所述多条位线电连接到电源电压，以分别传输从所述电源电压流到所述多条位线的多个位线电流；
多个单元串，其分别连接在所述多条位线和源极线之间，所述多个单元串分别包括多个存储器单元，并且分别被配置为分别传输所述多个位线电流的第一部分作为多个单元电流；以及
多个电流控制开关电路，其分别连接在所述多条位线与汇聚节点之间，所述多个电流控制开关电路分别被配置为在所述预充电时段期间分别传输所述多个位线电流的第二部分作为从所述多条位线流到所述汇聚节点的多个控制电流。
18.根据权利要求17所述的非易失性存储器装置，其中，所述多个电流控制开关电路还被配置为：无论所述多个存储器单元中的所选存储器单元是导通单元还是截止单元，在所述预充电时段期间传输所述多个控制电流。
19.根据权利要求17所述的非易失性存储器装置，其中，所述多个电流控制开关电路还被配置为基于单个电流控制信号传输所述多个控制电流。
20.根据权利要求17所述的非易失性存储器装置，其中，所述多个电流控制开关电路还被配置为分别基于具有不同电压电平的多个电流控制信号传输所述多个控制电流。
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