CN105374395B - 存储器元件及其操作方法 - Google Patents

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Abstract

本发明提供了一种操作包含多个存储单元区块的NAND阵列的方法，其中每一个存储单元区块包括多个NAND串行，每一个NAND串行具有通道线位于第一串行选择开关和第二串行选择开关之间，这些NAND串行共享位于第一串行选择开关和第二串行选择开关之间的一组字线，此方法包括：通过第一选择开关施加通道侧向抹除偏压于NAND串行的通道线；施加字线侧向抹除电压于该组字线中的被选择子集，藉以在耦接至被选择子集的多个存储单元中诱发隧穿；以及抑制耦接至位于该组字线中未被选择子集的多个存储单元中的隧穿；其中被选择子集和未被选择子集分别具有大于一的多条字线。

Description

存储器元件及其操作方法
相关申请案
本申请案主张申请日为2014年8月12日的美国编号第62/036,203专利临时申请案(provisional application)的优先权，其中该申请案将通过引用并入(incorporated byreference)的方式，将此专利全文收载于本发明内容之中。
技术领域
本发明有关于一种高密度存储器元件，特别是有关于一种使用堆叠存储结构(stacked memory structures)的元件的操作。
背景技术
随着集成电路中元件的关键尺寸逐渐缩小至工艺技术所能感知的极限，设计者已经开始寻找可达到更大存储器密度的技术，藉以达到较低的位成本(costs per bit)。目前正被关注的技术包括位于单一芯片上的存储单元多层结构(multiple layers ofmemorycells)。在具有存储单元多层结构的三维立体与非门存储器(NAND memory)上所进行的操作，包含读取、写入(program)及抹除。
一般而言，抹除操作是以存储单元区块(blocks of memory cells)为单位依次进行，高密度NAND存储器的一般问题，特别是在高密度的立体NAND存储器之中，一个存储单元区块的容量(size)中通常非常大。假如使用者仅需要改变少数存储于立体NAND存储器中的单元的编码时，操作会很不方便。随着立体NAND存储器的密度增加，存储单元多层结构中叠层数量也跟着增加，进而导致区块容量更大，抹除操作更不方便。
因此有需要提供一种更有效率更方便的技术藉以在立体NAND存储器中进性行抹除操作。
发明内容
提供一种在NAND阵列中进行性子区块(sub-block)抹除的方法，其可配置来作为一三维与非门闪存。其中子区块包含一区块中一半的存储单元，或包含该区块中的另一部分，详细说明将留待下述内容进一步解释。此处所使用的「区块」一词是指在一次抹除操作中被同时操作的一组NAND串行。且在此抹除操作中，所有的NAND串行，通常是经由称作共同源极线的导线连接至一参考电压，以响应于接地选择线GSL上传输，通常称作接地选择信号的共享控制信号，虽然参考导线有可能耦接至非接地的电位。另外，一区块中的所有NAND串行也连接至一组共享的字线。在一区块中的多条位线可以被分别地连接至这些NAND串行，以响应于一组串行选择线SSLs上传输，通常称作串行选择信号的控制信号。在区块抹除操作中，所有用来选择区块的串行选择信号系同时操作，藉以抹除整个区块。再者，多个区块通常被设置在一个集成电路上，为了进行区块抹除操作，这些区块可以和相邻的区块电性隔离。例如，通过绝缘结构来使这些区块彼此分离。
描述一种操作包含多个存储单元区块的NAND阵列的方法，此方法包括一种子区块抹除操作。此一方法同时适用于单层的NAND阵列和多层的NAND阵列，或适用于立体NAND阵列。
此处所述的操作方法，可将子区块抹除，其包括共享区块中一组字线的子集的存储单元，其中此一子集包含大于一的数目。通过此方式，可将区块中所有NAND串行里的部分存储单元加以抹除。此一抹除操作可设置来抹除一个小于一个存储器阵列区块的单元，以增加抹除操作的弹性。
为了进行子区块抹除操作，可以采用逻辑或实体的方式将一个区块区分两个或更多个子区块。区分子区块的方式，是使用字线的偏压配置(biasing arrangements)，同时使传输给区块的接地选择信号和所有串行选择信号都设定为选择此一区块，来进行。可以在被选择的区块中对字线施以偏压，以抹除抹一个子区块，并抑制此区块中的其他子区块不被抹除。一或多条字线可以边界模式(boundary mode)进行操作，其中该模式有别于施加在其他字线的抑制模式(inhibit mode)，用以支持子区块的抹除。
此处所述的操作方法，通过第一串行选择开关，在所选择的区块中对NAND串行的通道线(channel lines)施加通道侧向抹除电压(channel-side erase voltage)。对在区块中被NAND串行所共享的一组字线的子集施加字线侧向抹除电压(word line-side erasevoltages)，以诱导耦接于被选择的子集的存储单元产生隧穿(tunneling)。其中被选择的子集包括一组字线中的一条或多条字线。同时抑制耦接至区块中被NAND串行所共享的一组字线中未被选择的子集的存储单元产生隧穿。其中未被选择的子集包括一组字线中的一条或多条字线。抑制产生隧穿的方式，可以包括在施加通道侧向抹除电压时，浮接(floating)未被选择的子集中的字线。
在一组字线中的边界字线上施加偏压，藉以在边界字线的一侧所选择的子集与位于边界字线的另一侧未选择的子集之间诱发边界条件(boundary conditions)。此边界条件包括在子区块抹除操作中生成空穴所需的电场。
一组字线中的多条字线耦接至字线驱动器(word line drivers)。在一个实施例之中，可以施加第一控制电压来开启与被选择的子集中的字线耦接的字线驱动器，藉以对被选择的子集施加字线侧向抹除电压。当与第二控制电压相匹配的全局字线电压(globalword line voltage)被施加于与未被选择的子集中的字线耦接的字线驱动器的输入端时，可以施加第二控制电压来关闭与未被选择的子集中的字线耦接的字线驱动器。第一控制电压与第二控制电压不同。例如，第一控制电压可以大于第二控制电压。当偏压施加于边界字线时，可以施加第三控制电压来开启与边界字线耦接的字线驱动器。其中，第三控制电压介于第一控制电压和第二控制电压之间。
在一个实施例之中，当字线侧向抹除电压施加于被选择的子集时，施加控制电压来开启与被选择的子集中的字线耦接的字线驱动器。当与第二控制电压相匹配的全局字线电压被施加于与未被选择的子集中的字线耦接的字线驱动器的输入端时，可以施加相同的控制电压来关闭与未被选择的子集中的字线耦接的字线驱动器。可以施加相同的控制电压来开启与边界字线耦接的字线驱动器，以施加偏压于边界字线。其中，偏压介于字线侧向抹除电压和全局字线电压之间。
通道线可以包括具有N+型电性且连接至第一串行选择线开关的终端的漏极侧边，以及具有P+型电性且连接至第二串行选择线开关的终端的源极侧边。可以对通道线的源极侧边施加源极侧向电压(source-side voltage)，如此可提供空穴给NAND串行的通道线，并且沿着通道线提高通道电位。
为了响应抹除连接至区块中一组字线被选择的子集的存储单元的指令，可以经由被选择区块中的第一串行选择开关来对NAND串行的通道线施加通道侧向偏压。可对在区块中被NAND串行所共享的该组字线的子集施加字线侧向抹除电压，以诱导耦接于被选择的子集的存储单元产生隧穿；并抑制耦接至区块中被NAND串行所共享的该组字线中未被选择的子集的存储单元的隧穿；且可以对该组字线中的边界字线施加偏压，藉以在边界字线的一侧所选择的子集与位于边界字线的另一侧未选择的子集之间诱发边界条件。
本发明内容的其他方面以及优点可见于附图及以下的详细叙述与权利要求书。
附图说明
图1为根据本发明的一实施例绘示使用存储单元和偏压电路的集成电路存储器的简化方块图；
图2为绘示适用于类似图1的元件的立体NAND闪存阵列的部分结构示意图；
图3为绘示位于立体垂直栅极NAND闪存阵列结构中，包含单数和多个存储单元区块以及包括NAND串行的多层叠层的立体单元的结构透视图；
图4为绘示图3的立体垂直栅极NAND闪存阵列结构的布局图；
图5为绘示连接至一区域(local)和全局字线驱动器结构的存储区块中的NAND串行在X-Y平面的电路图；
图6为绘示连接至另一种区域和全局字线驱动器结构的存储区块中的NAND串行在X-Y平面的电路图；
图7为绘示一种在子区块抹除过程中，使用图6的另一种区域和全局字线驱动器结构，来对连接至被抑制存储单元的字线进行预充电的时序图；
图8为绘示一种双模式立体垂直栅极NAND存储器结构；
图9为绘示一种设置来作为NAND串行的通道线的平面图；
图10为绘示一种位于双模式存储器结构中，设置来作为NAND串行的双模式通道线的平面图；
图11为绘示一种适用于结合图5的电路所进行的子区块抹除操作的时序图；
图12为绘示一种适用于结合图6的电路所进行的子区块抹除操作的时序图；以及
图13为绘示一种可用于此处所述的子区块抹除操作的步骤流程图。
【符号说明】
100：集成电路 107、115：总线
110：存储器阵列 111、161、261：行译码器
113、263：分页缓冲器
116：列译码器 118：偏压配置供应电压
119、269：状态机 123：数据输入线
124：其他电路 200：垂直连接器
204：连接器
210、212、214、309、319、530、531、532、533、540、541：串行选择开关
220、222、224：存储单元 230、232：接触垫
240、242、244：外延区 258：群译码器
260：区块选择开关
302、303、304、305、312、313、314、315、411、412、900：通道线
302B、303B、304B、305B、312A、313A、314A、315A：阶梯焊垫
326：接地选择线开关 328：源极线
511g、516g、519g：全局字线
551、559、651、659：字线子集
590：全局字线译码器 580：区域字线译码器
560-572：区域字线驱动器控
595：导线 680：制信号线
906N、905N、906N：N+型终端
901A、901B：介电电荷捕捉层
907、908：双栅极结构1005P：P+型终端
1310：通过被选择的存储单元区块中的第一选择开关施加通道侧向抹除偏压于通道线
1320：施加字线侧向抹除电压于被选该组字线中的一被选择子集，藉以在耦接至被选择子集的存储单元中诱发隧穿
1330：施加偏压至该组字线中一被选择的字线，藉以诱发边界条件
1340：抑制耦接至该组字线中一未被选择子集的存储单元中诱发隧穿
G0-Gn-1、Gn、Gn+1-G63：双边栅极结构
GSL、326、327：接地选择线
CSL、520、521：共同源极线
ML1、ML2、ML3：金属层
T0、T1、T2、T3：时间
BL-0、BL-2、BL-3、BL-N、L31、BL32：区域位线
SSL、SSLn-1、SSLn、SSLn+1：串行选择线
GBLn-1、GBLn、GBLn+1全局位线
ML1SSL、ML2SSL：金属串行选择线
GWLD、511、516：全局字线驱动器
Vpp-Vt：临界电压的压差 VBL：通道侧向抹除分压
VCSL：源极侧向电压 Vbnd、Vnp：偏压
Vers：字线侧向抹除电压
WL0-WL(i-1)、WL(bnd)、WL(i+1)-WL63、325-1-325-N、112：字线
具体实施方式
本发明的实施例的详细内容，将参照所附附图详述如下。但是应注意的是，以下的说明内容并非将本发明的技术手段限定于某特定的结构或方法实施例。相反地本发明的技术手段可以结合其他的特征、元件、方法或实施例来加以实施。优选实施例的提出，仅是为了清楚说明本发明，并非用以限定本发明的范围，本发明的保护范围当视权利要求所界定者为准。任何该领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰。不同实施例中相同的元件，将以相同的元件符号加以表示。
图1为绘示包含可用来进行此处所述的操作的NAND闪存阵列110(以下简称存储器阵列110)的集成电路100的简化方块图。在一实施例中，此存储器阵列110是一种立体存储器，并且包括多层的存储单元。此存储器阵列110可以包括多个存储单元区块。其中，一个区块可以包括具有位于第一串行选择开关和第二串行选择开关间的多条通道线的多个NAND串行。这些NAND串行共享一组位于第一串行选择开关和第二串行选择开关之间的多条字线。
行译码器111耦接至存储器阵列110中沿着行排列的多条字线112。行译码器111可以包括一组区域字线驱动器，分别用来驱动被选择的存储单元区块中的一组字线中的字线。此组区域字线驱动器可以包括该组区域字线驱动器中的第一子集，用以驱动该组字线的第一子集；该组区域字线驱动器中的第二子集，用以驱动该组字线的第二子集；以及边界字线驱动器，用以驱动位于该组字线的第一子集和该组字线的第二子集之间的边界字线。
存储器阵列110包括一组全局字线，其包含连接于该组区域字线驱动器中的第一子集的多条第一全局字线，以及连接至边界字线驱动器的第二全局字线。在一实施例中，存储器阵列110包括全局字线驱动器，用以驱动第一全局字线。另外，第一全局字线也同时连接至该组区域字线驱动器中的第二子集。在另一个实施例中，此组全局字线还包括多条第三全局字线，连接至该组区域字线驱动器中的第二子集；而且存储器阵列110还包括用以驱动第一全局字线的第一全局字线驱动器，和用以驱动第三全局字线的第三全局字线驱动器。
列译码器(column decoder)116，在本实施例中，经由数据总线(data bus)107耦接至一组分页缓冲器(page buffers)113。全局位线耦接至此组分页缓冲器113，并且耦接至存储器阵列110中沿着列排列的多条区域位线(未绘示)。地址经由总线115提供至列译码器116和行译码器111。数据可经由数据输入线123，从集成电路100上的其他电路124(包括例如输入/输出端口)，例如一般用途处理器或特殊用途处理器，或是由存储器阵列110所支持，提供***整合芯片功能(system-on-a-chip functionality)的组合模块，来提供。数据可经由数据输入线123提供至输入/输出端口，或提供至集成电路100内部或外部的数据终点(data destinations)。
控制器，在本实施例是以状态机119来实现，耦接至存储单元区块，并提供信号来控制由电压供应线或供应器所提供的偏压配置供应电压(bias arrangement supplyvoltages)118的应用，藉以在存储器阵列110中对此处所述的数据进行不同的操作。这些操作包括写入、区块抹除、子区块抹除以及读取。此一控制器可以使用该技术领域所现有的特殊用途逻辑电路来加以实现。在另一实施例中，控制器包括在同一集成电路中用来执行计算器程序以控制元件的操作的一般用途处理器。在又一实施例中，可以采用特殊用途逻辑电路和一般用途处理器的组合来实现此控制器。
此控制器可以包括执行此处所述的子区块抹除操作的逻辑模块。例如，控制器包括对存储单元子区块施加偏压，产生负向福勒-诺德汉隧穿(Fowler-Nordheim tunneling，FN-tunneling)的逻辑模块，藉以将空穴注入被选择的子区块中的存储单元电荷存储结构，进而至少降低子区块中并未具有较低临界电压的存储单元的临界电压。
在一实施例之中，控制器可以具有通过被选择区块的第一串行选择开关来对NAND串行的通道线施加通道侧向抹除电压的逻辑模块；对在区块中被NAND串行所共享的一组字线中包含一条或多条字线的第一子集施加字线侧向抹除电压，以诱导耦接于第一子集的存储单元产生隧穿的逻辑模块；以及抑制在耦接至该组字线中包含一条或多条字线的第二子集的存储单元产生隧穿的逻辑模块。抑制隧穿的逻辑模块可以包括，当施加通道侧向抹除电压时，浮接第二子集中的字线的逻辑模块。
控制器可以具有在一组字线中的边界字线上施加偏压，藉以在边界字线的一侧的第一子集与位于边界字线的另一侧的第二子集之间诱发边界条件的逻辑模块。此边界条件包括在子区块抹除操作中生成空穴所需的电场。
NAND串行中的通道线，可以包括具有N+型电性且连接至第一串行选择线开关的终端的漏极侧边，以及具有P+型电性且连接至第二串行选择线开关的终端的源极侧边。可以对被选择区块的通道线的源极侧边施加源极侧向电压，如此可提供通道线空穴，并且沿着通道线提高通道电位。源极侧向电压可以和通道侧向抹除电压匹配。
为了清楚描述起见，此处所述的「写入」一词是指使存储单元临界电压增加的操作。存储于被写入存储单元中的数据可以用逻辑“0”或逻辑“1”来表示。此处所述的「抹除」一词是指使存储单元临界电压降低的操作。存储于被抹除存储单元中的数据可以用与写入状态相反的逻辑“0”或逻辑“1”来表示。另外，多位存储单元可以被以不同临界(电压)值来写入，且被抹除至单一最低的临界(电压)值。此处所述的「编写(write)」一词是指改变存储单元的临界电压的操作，其倾向包含写入与抹除两种操作，或写入和抹除两种操作的组合。
图2为绘示适用于类似图1的元件的立体NAND闪存阵列的部分结构示意图。在本实施例中，绘示了三层的存储单元，其代表可以包含多层的P型通道存储单元区块。
包含字线WL0到WL(i-1)、WL(bnd)以及WL(i+1)到WL63的多条字线，沿着第一方向平行延伸。图2中绘示有字线WL(i-1)、WL(bnd)和WL(i+1)；图5和图6中绘示有字线WL0到WL(i-1)、WL(bnd)以及WL(i+1)到WL63。这些字线和行译码器261电性连接，其包含如图5和图6所绘示的全局字线译码器590和区域字线译码器580。这些字线连接至存储单元的栅极，其中存储单元以串联方式排列程NAND串行。如图2所绘示，每一条字线垂直地连接至存储单元的栅极。其中，不同层中的存储单元位于字线的下方。
边界字线(例如字线WL(bnd))位于包含一条或多条字线的一组字线中的第一子集与该组字线中包含一条或多条字线的第二子集之间。其中，第一子集包含字线WL(i+1)、…WL59-WL63；第二子集包含字线WL0-WL4、…WL(i-1)，如图5和图6所绘示。包括使用边界字线的子区块抹除操作，将详述于图5至图6以及图11至图12。
虽然在图2和图4、图5、图6、图9及图10中，一个存储单元区块仅绘示一组字线的一个第一子集、一个第二子集和一条边界字线。但此处所述的技术仍可将一个存储单元区块中的一组字线区分成具有多条边界字线的二个以上的子集，例如具有3条边界字线的4个子集、具有7条边界字线的8个子集、具有15条边界字线的16个子集….等等。
多条区域位线沿着列排列在存储器阵列的不同层中形成NAND串行。如图2所绘示，存储器阵列包括位于第三层的区域位线BL31、位于第二层的区域位线BL32以及位于第一层的区域位线BL31。存储单元具有介电电荷捕捉结构，介于对应的字线与对应的区域位线之间。在此附图之中，为了简单描述起见，一条NAND串行仅具有三个存储单元。所例如，位于第一层上由区域位线BL31所构成的NAND串行具有存储单元220、222和224三个存储单元。在一个典型的实施例之中，一条NAND串行可以具有16、32、64或更多个存储单元，分别连接至16、32、64或更多条字线。
包含串行选择线SSLn-1、SSLn和SSLn+1的多条串行选择线与用来选择一群串行(可能是一部分行译码器261)的群译码器(group decoder)258电性导通。这些串行选择线连接至排列于存储单元NAND串行的第一端的串行选择开关的栅极。如图2所绘示，每一条串行选择线连接至位于每一不同层上的一列串行选择开关的栅极。例如串行选择线SSLn+1连接至位于这三层中的串行选择开关210、212和214。
位于特定一层的区域位线通过对应的串行选择开关选择性地耦接至一个位于该特定一层上的外延区(extension)。而此处所述的外延区，可以用位线焊垫(bit line pad)来加以实现。例如，位于第三层上的区域位线通过位于该层中对应的串行选择开关选择性地耦接至外延区240。类似地，位于第二层上的区域位线选择性地耦接至外延区242；以及位于第一层上的区域位线选择性地耦接至外延区244。
位于每一层上的外延区包括一个对应的接触垫，用来与耦合至全局位线的垂直连接器接触。位于第三层上的外延区240经由接触垫230以及垂直连接器200耦合至全局位线GBLn-1。位于第二层上的外延区242经由接触垫232以及垂直连接器202耦合至全局位线GBLn。位于第一层上的外延区244经由接触垫234以及垂直连接器204耦合至全局位线GBLn+1。
全局位线GBLn-1、GBLn和GBLn+1还耦接至存储器阵列中的额外区块(未绘示)，并延伸至分页缓冲器263。
区块选择晶体管(有时称作第二串行选择开关)排列于NAND串行的第二端。例如，区块选择开关260排列于由存储单元220、222和224所构成的NAND串行的第二端。接地选择线GSL连接至区块选择开关260的栅极。接地选择线GSL与行译码器261电性导通，用以在此处所述的操作中接收偏压。
区块选择晶体管是用来选择性的将位于该区块中所有NAND串行的第二端耦接至共同源极线CSL。共同源极线CSL是用来在此处所述的操作中接收来自偏压电路(位绘示)的偏压。在此处所述的一些操作中，共同源极线CSL被施加一个参考电压，且该参考电压的绝对值高于耦接至NAND串行的相对一侧的位线的电压，而不仅仅是传统「源极」的角色。以及
多个区块可以被排列成区块阵列，包含多行的区块和多列的区块。同一行的多个区块可以共享相同的多组字线，例如从字线WL0至字线WL(i-1)、字线WL(bnd)、从字线WL(i+1)至字线WL63以及接地选择线GSL。同一列的多个区块可以共享相同的多组全局位线GBLn-1、GBLn和GBLn+1。借此，建立起一个立体的解码网络(decoding network)。可以使用一条字线来存取一分页中的部分被选择的存储单元。来自于被选择存储单元的数据，可通过一组全局位线GBLn-1、GBLn和GBLn+1以及一条串行选择线传输。其中，被选择存储单元选自于与该组全局位线GBLn-1、GBLn和GBLn+1平行的每一层。
图2所绘示的阵列，包含P型通道NAND串行，以水平设置的方式来实施，使一给定串行中的所有存储单元位于存储器阵列的同一层。在一个替代的立体排列方式中，NAND串行可以采用垂直设置的方式来实施。在一些实施例之中，NAND串行是无结(junction-free)，意思是存储单元之间没有P型终端。P型终端可以采用只靠近用来连接至位线外延区(例如，外延区244)的串行选择线SSL晶体管(例如，串行选择开关210)的一端，以及靠近用来连接至共同源极线CSL的接地选择线(例如，区块选择开关260)的一端来加以实现。设置来控制存储器阵列，以及进行写入、区块抹除、子区块抹除和读取操作的支持电路的状态机269，也被绘示于图中。
图3为绘示位于立体垂直栅极NAND闪存阵列结构中，包含单数和多个存储单元区块以及包括NAND串行的多层叠层的立体单元的结构透视图。此一立体垂直栅极NAND闪存阵列结构被揭露于与本案申请人共同拥有(commonly owned)，且2013年8月6日所公告的美国编号第8,503,213号专利案中。其中该专利案将通过引用并入的方式，将此专利全文收载于本发明内容之中。附图中的绝缘材料被移除以暴露出额外的结构。例如，位于叠层中的NAND串行之间的绝缘层被移除，且位于NAND串行堆叠之间的绝缘层也被移除。
另一种可替换的立体垂直栅极NAND结构可以称之为垂直通道NAND阵列，例如与本案相关于2014年5月21日提出申请的编号第14/284,306号的美国专利共同申请案，以及于2014年12月24日提出申请的编号第14/582,963号的美国专利共同申请案所揭示的内容，也可以被设置来使用此处所述的偏压技术来进行子区块抹除操作。其中此二专利申请案将通过引用并入的方式，将此专利全文收载于本发明内容之中。
位于垂直通道和垂直栅极两种结构中的立体NAND立体闪存阵列，都包括堆叠存储器结构而构成布置在密集配置中具有多个存储单元的阵列。
在图3中所绘示的垂直栅极结构的实施例之中，多层阵列区块形成于绝缘层之上，并且包括多条字线325-1、...和325-N。通道线312、313、314和315的堆叠的一端终止于阶梯焊垫312A、313A、314A和315A，并通过串行选择线开关319、接地选择线开关326、字线325-1至325-N和接地选择线327，另一端终止于源极线328。通道线312、313、314和315的堆叠并未到达阶梯焊垫302B、303B、304B和305B。因此偶数区块共享偶数接地选择线GSL和所有字线；奇数区块共享奇数接地选择线GSL和所有字线。在本实施例中，偶数区块和奇数区块相互交错，允许每个单位N条串行宽度与N/2条位线进行操作。由于，在偶数区块和奇数区块中相互交错(interleaved)的存储单元串行彼此邻近，因此结构中偶数区块和奇数区块可以同时进行抹除操作。在其他实施例中，并未使用彼此交错的偶数和奇数堆叠。
位于第一奇数分页堆叠中的通道线302、303、304和305，一端为终止于阶梯焊垫302B、303B、304B和305B，并通过串行选择线开关309、接地选择线327、字线325-N至325-1和接地选择线326，另一端终止于源极线(被附图的其他部分遮蔽)。通道线302、303、304和305的堆叠并未到达阶梯焊垫312A、313A、314A和315A。
图中字线的编号从1到N从整个结构的背面往前升幂排序。此一方式适用于偶数存储器分页上从串行选择线SSL至接地选择线GSL的排序。在奇数存储器分页中，字线的编号从N到1从整个结构的前面往背降序排序。此一方式适用于奇数存储器分页上从串行选择线SSL至接地选择线GSL的排序。
在偶数分页中，阶梯焊垫312A、313A、314A和315A终止于通道线，例如通道线302、303、304和305。如图所示，阶梯焊垫312A、313A、314A和315A电性连接至不同的位线，藉以连接至译码电路来选择阵列中存储单元的阶层。阶梯焊垫312A、313A、314A和315A可以在定义多个堆叠结构的同时被图案化。
在偶数分页中，阶梯焊垫302B、303B、304B和305B终止于通道线，例如通道线312、313、314和315。如图所示，阶梯焊垫302B、303B、304B和305B电性连接至不同的位线，藉以连接至译码电路来选择阵列中存储单元的阶层。阶梯焊垫3302B、303B、304B和305B可以在定义多个堆叠结构的同时被图案化。
一给定的通道线堆叠的一端耦接至阶梯焊垫312A、313A、314A和315A的一个；或者是通道线堆叠的另一端耦接至阶梯焊垫302B、303B、304B和305B的一个；但不会是二者同时耦接。区块阵列中的其他区块，可以通过使用分离的通道线堆叠以及在一区块中用来将所有通道线连接在一起的阶梯焊垫，采用位于这些分隔的堆叠之间的绝缘材料来彼此相互电性隔离。借此，假如控制信号被分别译码，则彼此分离的区块可以被单独抹除。
接地选择线326和接地选择线327，和字线一样，皆与堆叠结构一起设置。
每一个通道线堆叠的一端都终止于一组阶梯焊垫；另一端终止于一条源极线。例如，通道线312、313、314和315的一端都终止于阶梯焊垫312A、313A、314A和315A；另一端终止于源极线328。在本附图的近端，每一条其他通道线(一端)终止于阶梯焊垫302B、303B、304B和305B；每一条其他通道线(另一端)终止于一条分离的源极线。在本附图的远端，每一条其他通道线(一端)终止于阶梯焊垫312A、313A、314A和315A；每一条其他通道线(另一端)终止于一条分离的源极线。
位线和串行选择线形成在金属层ML1、ML2、和ML3上。每一条存储单元串行的区域位线由通道线所形成。
存储单元晶体管由位于通道线和字线325-1至325-N之间的存储材料所形成。在晶体管中，通道线(例如，313)用来作为元件的通道区。串行选择开关(例如319和309)被用来定义字线325-1至325-N的同一个步骤图案化。可以沿着字线和接地选择线的顶部表面形成一层金属硅化物层，并位于栅极结构上方。一层存储材料可以作为晶体管的栅介电层。这些晶体管可以作为串行选择闸(string select gates)，耦接至译码电路，用来选择存储器阵列中的特定堆叠。
立体NAND存储器一般的问题在于其存储单元区块中的存储器容量常非常大。随着立体NAND存储器的存储器密度不断增加，堆叠中的阶层数目也增加，导致其具有较大的区块存储器容量以及较慢的区块抹除操作时序规格(timing specification)。当使用者只需要变更少量位于立体NAND存储器中子存储单元阵列里的单元编码时，较慢的区块抹除操作时序规格会降低立体NAND存储器的效能。
在本发明的实施例中，被多条NAND串行所共享的一组字线被区隔成该字线组中的第一子集和第二子集，容许抹除耦接至第一子集和第二子集其中一者的存储单元；同时抑制耦接至第一子集和第二子集的另一个的存储单元隧穿。结果，该区块中只有某些而非全部的存储单元被在子区块抹除操作中被抹除。因此可以增进子区块抹除操作的时序规格，使其快过区块抹除操作的时序规格，同时增进立体NAND存储器的效能。
图4为绘示图3的立体NAND闪存阵列结构的布局图。立体NAND闪存阵列结构包括多个存储器区块。一个存储器区块包括多个具有位于第一串行选择开关(例如，串行选择线SSL)和第二串行选择开关(例如，接地选择线GSL)之间的NAND串行。其中，该存储器区块中的NAND串行共享位于第一和第二串行选择开关之间的一组字线(例如，字线WL0-WL63)。
在图4的布局图中，通道线堆叠被绘示成具有虚线边缘的垂直条带(strips)。相邻的通道线堆叠在偶数和奇数方向之间交错。每一个奇数通道线(例如，通道线411)堆叠由上方的位线接触垫结构延伸至底部的奇数源极线。每一个偶数通道线(例如，通道线412)堆叠由底部的位线接触垫结构延伸至上方的偶数源极线结构。
位于通道线堆叠上方的是水平字线和水平(偶数)接地选择线GSL及(奇数)接地选择线GSL。另外，串行选择线SSL也位于通道线堆叠上方。奇数串行选择线SSL开关位于其他通道线堆叠上方，并且位于这些通道线的顶部之上；偶数串行选择线SSL开关位于其他通道线堆叠上方，并位于这些通道线的底部下方。在这二种状况中，串行选择线SSL控制任何通道线堆叠和对应堆叠的位线阶梯接触垫之间的电性联结。
如图4所绘示的实施例，多条字线包含沿着第一方向平行延伸的字线WL0到WL(i-1)、WL(bnd)以及WL(i+1)到WL63。其中，图2中绘示有字线WL0至WL2、WL(i-1)、WL(bnd)、WL(i+1)、WL62至WL63；图5和图6中绘示有字线WL0到WL(i-1)、WL(bnd)以及WL(i+1)到WL63。这些字线和行译码器161电性连接(图2)。这些字线连接至以串连方式排列成NAND串行的存储单元的栅极。
边界字线(例如，字线WL(bnd))配置于用来进行抹除的该组字线，包字线WL(i+1)、…WL62-WL63，的第一子集和用来限制存储单元隧穿的该组字线，包括字线WL0-WL2、…WL(i+1)，的第二子集之间。包括使用边界字线的子区块抹除操作，与图5-图6以及图11-图12一起进行描述。
位于字线、接地选择线GSL和串行选择线SSL上方的是垂直走向的金属串行选择线ML1SSL。位于金属串行选择线ML1SSL上方的是金属串行选择线ML2SSL。虽然，为了方便描述起见，附图结构中的金属串行选择线ML2SSL终止于相对应的金属串行选择线ML1SSL上，金属串行选择线ML2SSL仍可能沿水平方向延伸更长的距离。金属串行选择线ML2SSL由译码器携带信号，而金属串行选择线ML1SSL将这些信号耦合至特定的串行选择线SSL开关，藉以选择特定的通道线堆叠。
奇数和偶数源极线也位于金属串行选择线ML1SSL上方。
另外，连接至阶梯状接触结构的顶部与底部的金属位线ML3(未绘式)则位于金属串行选择线ML2SSL的上方。位线可以通过阶梯状接触结构来选择通道线堆叠的特定阶层。
特定的位线可以电性连接至通道线的不同层。可以对该特定位线施加偏压，以使该特定位线连接至通道线的不同层。
在一个子区块抹除偏压配置中，对多条位线施加一个通道侧向抹除偏压，而这些位线被连接至一存储单元区块中多条NAND串行的多条通道线(例如，通道线411和412)，其中多条NAND串行共享一组字线(例如字线WL0-WL2、WL(i-1)、WL(bnd)、WL(i+1)、WL62-WL63)。对该组字线中的一边界字线施加一偏压，藉以诱发出边界条件。对位于该组字线的边界字线(例如字线WL(bnd))的一侧的第一子集(例如字线WL(i+1)-WL63)施加一字线侧向抹除电压，以诱导耦接于第一子集的存储单元产生空穴隧穿；并抑制耦接于第二子集(例如字线WL0-WL2和WL(i-1))的存储单元产生空穴隧穿。当施加通道侧向抹除电压时，抑制空穴隧穿会导致第二子集中的字线浮接。
在图3所绘示的垂直栅极立体结构中，存储器包括多个存储单元分页。为了清楚描述，可以将一个分页可以被定义为，结构中被单一条串行选择线SSL所选择的一个通道线叠层所包含的多个存储单元。其中，每一条通道线经由阶梯焊垫耦接至相对应的位线。一个分页阵列可以被定义为，平行操作的不同区块中的多个分页。分页以及用来存取一分页的分页解碼的定义可以改变，以适用定的存储器架构。存储器结构可以包括与一组N条位线平行耦接，用于进行此处所述的写入或写入验证(program verify)步骤的分页写入缓冲器。在本实施例中，有四个存储单元阶层，每个分页提供四条位线。在其他实施例之中，有其他数目的存储单元阶层。在此触所述的一实施例中，阶层数目可以为8层，具有8个偶数堆叠和8个奇数堆叠，使一个存储区块总共包括每一分页8位的16个分页。
前述的存储单元可以由左自右加以重复，藉以建立较宽的阵列分页。其中被每一条字线所选择的一行区块(row of blocks)中每一分页具有4字符，而此位线横过此行区块。在一个具有代表性的结构中，一行区块可存储8×N兆字符(megabytes)的数据。一个集成电路可以包括8000条的全局位线，位于1000行彼此相邻的存储单元区块上方，每一区块具有容量为512N位存储单元的16个分页，耦接至以奇数/偶数方式排列的8条全局位线。每一行区块具有64条字线，并且具有8层的深度，使每一个奇数和偶数区块中具有254个存储单元。因此在单一区块之中，被串行选择线SSL信号所选择的单一8层条带可包含512个存储单元(64×8)，每一个可存储多位的数据。具有16个这种条带的区块，将具有8K个存储单元。
传统上，抹除操作以存储单元区块为单位依次进行。其中每一区块包括多个NAND串行堆叠。立体NAND存储器一般的问题在于其存储单元区块中的存储器容量常非常大。随着立体NAND存储器的存储器密度不断增加，堆叠中的阶层数目也增加，导致其具有较大的区块存储器容量以及较慢的区块抹除操作时序规格。当使用者只需要变更少量位于立体NAND存储器中子存储单元阵列里的单元编码时，较慢的区块抹除操作时序规格会降低立体NAND存储器的效能。
在本发明的实施例中，被多条NAND串行所共享的一组字线被区隔成该字线组中的第一子集和第二子集，容许抹除耦接至第一子集和第二子集其中一者的存储单元；同时抑制耦接至第一子集和第二子集的另一个的存储单元隧穿。结果，该区块中只有某些而非全部的存储单元被在子区块抹除操作中被抹除。因此可以增进子区块抹除操作的时序规格，使其快过区块抹除操作的时序规格，同时增进立体NAND存储器的效能。
图5为绘示立体存储器中连接至一区域和全局字线驱动器结构的存储区块中的NAND串行在X-Y平面的电路图。NAND串行与4个分页，分页0、分页1、分页2和分页3，的存储单元对应。NAND串行可以如图2所示，被配置在立体存储器阵列的同一层，使偶数和奇数分页共享偶数奇数接地选择线GSL，并且具有分离的串行选择线，耦接至位于如图2所示的区块相反一侧的偶数和奇数位线接触结构上的全局位线BL-N，并且偶接至偶数和奇数共同源极线520和521。串行通过分别的第一串行选择开关(例如，串行选择开关530、531、532和533)连接至相对应的全局位线BL-0至BL-3。第一串行选择开关同时也称作串行选择线SSL开关。串行通过分别的第二串行选择开关(例如，串行选择开关540和541)连接至偶数和奇数平面层的共同源极线。第二串行选择开关同时也称作接地选择开关。位于存储单元区块之中的多个NAND串行具有位于第一串行选择开关和第二串行选择开关之间的多条通道线，并且共享一组位于第一和第二串行选择开关之间的字线(例如，字线WL0-WL4、…WL(i-1)、WL(bnd)、WL(i+1)、…WL59-WL63)。
存储器包括一组区域字线驱动器(例如区域字线驱动器560-572)，简写为LWLD，分别用来驱动位于被选择的存储单元区块中该组字线中的字线。该组区域字线驱动器可以包括该组区域字线驱动器中的第一子集(例如，区域字线驱动器567-572)、第二子集(例如，区域字线驱动器560-565)以及一个边界字线驱动器(例如，字线驱动器566)。其中，该组区域字线驱动器中的第一子集用来驱动该组字线中的第一子集(例如，字线子集551)，包括字线WL(i+1)、…WL59-WL63；该组区域字线驱动器中的第二子集用来驱动该组字线中的第二子集(例如，字线子集559)，包括字线WL0-WL4、…WL(i-1)；边界字线驱动器用来驱动位于该组字线中的第一子集和该组字线中的第二子集之间的一条该组字线中的边界字线(例如，边界字线WL(bnd))。
存储器包括一组全局字线，包括第一全局字线(例如，第一全局字线511g)，连接至该组区域字线驱动器中的第一子集和该组区域字线驱动器中的第二子集；以及一条第二全局字线(例如，第二全局字线516g)连接至边界字线驱动器。存储器包括一个全局字线驱动器(简称GWL驱动器或GWLD，例如全局字线驱动器511)，用来驱动N条第一全局字线511g。在本实施例中，N条第一全局字线511g中有N个字线信号，通过区域字线译码器和区域字线驱动器被平行提供来连接至被选择的区块。存储器也包括一个第二全局字线驱动器516，在第二全局字线516g上制造信号以驱动边界字线的区域驱动器。第二全局字线驱动器516包括设置来在抹除操作中提供边界字线偏压给边界字线的电路。除此之外，此电路也提供用于其它操作的偏压。
虽然只有一组奇数和偶数区块被绘示在本实施例的附图中，但全局字线仍可连接至其他更多区块的区域字线驱动器。
全局字线译码器(例如，全局字线译码器590)简写为GSL译码器，使用位于一图案化导体层中的导线(例如，导线595)连接至全局字线译码器516。此导线可以携带一或多个输出信号至全局字线译码器。区域字线译码器(例如，区域字线译码器580)简写为LWL译码器，使用位于一图案化导体层中的导线(例如，导线595)连接至区域字线驱动器(例如，区域字线驱动器560-572)，以将电力信号、偏压信号、地址信号以及/或其他控制信号连接至区域字线驱动器。来自区域字线译码器580的连接可以包括第一控制信号线581、第二控制信号线582和第三控制信号线583。其中，第一控制信号线581用来传递控制信号至位于该区块中该组字线的第一子集里的每一个区域字线驱动器。第二控制信号线582用来传递控制信号至位于该区块中该组字线的第二子集里的每一个区域字线驱动器。第三控制信号线583用来传递一控制信号至该区块中的边界字线。详细说明如下。
区域字线驱动器(例如，区域字线驱动器571)一N型金属-氧化物-半导体(N-typemetal oxide semiconductor，NMOS)晶体管，具有一输入端连接至该组全局字线中的一条全局字线(例如，全局字线511g)、一输出端连接至该组字线中的一条字线(例如，字线WL62)以及一控制栅极连接来自于区域字线译码器(例如，区域字线译码器580)的一控制信号(例如，经由控制信号线581)。全局字线译码器(例如，全局字线译码器511)可以包括一电压电平转换器(1evel shifter)，用来根据一或多个来自于全局字线译码器(例如，全局字线译码器590)的输出信号来转换输出电压的位准。例如，电压电平转换器可以根据子区块抹除操作的要求、根据读取操作的要求、写入和区块抹除操作的要求而改变输出电压的位准。
使用于此种区域和全局字线译码器的配置中，具有代表性的子区块抹除偏压，可理解的是基于下表：
信号 电压
全局位线 +11V
串行选择线/接地选择线 +3V
用来抹除的区域字线驱动器 +15V
用来抹除的全局字线 -9V
边界字线的区域字线驱动器 3V
边界字线 -2V至+4V
用来抑制的区域元线驱动器 -9V
用来抑制的全局字线 -9V
共同源极线 +11V
在图5中，当过被选择区块的第一串行选择开关(例如，串行选择开关530、531、532和533)被施加偏压(例如，+3V)，藉以将多条位线连接至位于NAND串行中通道线的不同阶层上时，通道侧向抹除偏压(例如，+11V)可以通过这些串行选择开关施加于NAND串行的通道线上。第一全局字线电压(-9V)可以被施加于第一全局字线(例如，全局字线511g)。其中，第一全局字线连接至该组区域元线译码器的第一子集，并连接至该组区域元线译码器的第二子集。当第一全局字线(例如，全局字线511g)被施加第一全局字线电压(例如，-9V)时，可以，例如经由第一控制信号(例如，来自控制信号线581)，施加第一控制电压(例如，+15V)，藉以为字线开启位于该组区域字线驱动器的第一子集中的区域字线驱动器(例如区域字线驱动器567-572)，并提供字线侧向抹除电压。字线侧向抹除电压(例如，-9V)被施加于包含一或多条字线的该组字线中的第一子集(例如，字线子集551)，藉以在耦接至该组字线的第一子集的存储单元中诱发隧穿，例如空穴隧穿。可以，例如经由第二控制信号(例如，来自控制信号线582)，施加第二控制电压(例如，-9V)，藉以关闭位于该组区域字线驱动器的第二子集中的区域字线驱动器(例如，区域字线驱动器560-565)。第一控制电压与第二控制电压不同；第二控制电压与第一全局字线电压匹配，因此该组区域字线驱动器的第二子集中的区域字线驱动器可以快速关闭，进而使字线浮接，并通过起因于通道线上的电压改变所导致的电容上升(capacitive boosting)而产生抑制电压，抑制耦接至该组字线的第二子集的存储单元产生隧穿。
第二全局字线电压(例如，+3V)可以被施加在第二全局字线(例如，全局字线516g)上；且第三控制电压(例如，+3V)可以被施加在，例如第三控制信号线(例如，控制信号线583)，开启连接于边界字线(例如，字线WL(bnd))上的边界字线驱动器(例如，区域字线驱动器566)。第三控制电压(例如，+3V)介于第一控制电压(Vpp＝15V)与第二控制电压(例如，-9V)之间。
抑制耦接至包含一或多条字线的该组字线的第二子集(例如，字线子集559)的存储单元的隧穿，例如空穴隧穿。此一抑制步骤可以包括，当施加通道侧向抹除偏压以诱发自我升压(self-boosting)现象时，将字线浮接。例如，当位于第二子集中的字线的区域字线驱动器(例如，区域字线驱动器560-565)被关闭时，被连接至区域字线驱动器的第二子集字线变成浮接，藉以抑制耦接至第二子集字线的存储单元产生隧穿。
图6为绘示连接至另一种区域和全局字线驱动器结构的存储区块中的NAND串行在X-Y平面的电路图。其中，区域字线控制信号可以是一单一控制信号。图6所绘示的电路与图5所绘示的电路类似，图6中相同的元件将采用与图5相同的元件符号。
存储器包括一组全局字线，其包括连接至该组区域字线驱动器的第一子集的多条第一全局字线(例如，全局字线511g)、连接至边界字线驱动器(例如，字线驱动器566)的一条第二全局字线(例如，全局字线516g)以及连接至该组区域字线驱动器的第二子集的多条第三全局字线(例如，全局字线519g)。存储器包括用来驱动第一全局字线511g的第一全局字线译码器(例如，全局字线译码器511)和用来驱动第三全局字线519g的第三全局字线译码器(例如，全局字线译码器519)。
全局字线译码器(例如，全局字线译码器590)简写为GWL译码器，使用位于一图案化导体层中的导线(例如，导线595)连接至全局字线译码器516。此导线可以携带一或多个输出信号至全局字线译码器。区域字线译码器(例如，区域字线译码器580)简写为LWL译码器，使用位于一图案化导体层中的导线(例如，导线595)连接至区域字线驱动器(例如，区域字线驱动器560-572)，以将电力信号、偏压信号、地址信号以及/或其他控制信号连接至区域字线驱动器。此一连接方式可以包括控制信号线(例如，控制信号线680)。详细说明如下：
使用于此种区域和全局字线译码器的配置中，具有代表性的子区块抹除偏压，可理解的是基于下表：
信号 电压
全局位线 +11V
串行选择线/接地选择线 +3V
用来抹除的区域字线驱动器 +4V
用来抹除的全局字线 -9V
边界字线的区域字线驱动器 +4V
边界字线 -2V至+4V
用来抑制的区域元线驱动器 -9V
用来抑制的全局字线 -9V
共同源极线 +11V
在图6中，当过被选择区块的第一串行选择开关(例如，串行选择开关530、531、532和533)被施加偏压(例如，+3V)，藉以将多条位线连接至位于NAND串行中通道线的不同阶层上时，通道侧向抹除偏压(例如，+11V)可以通过这些串行选择开关施加于NAND串行的通道线上。第一全局字线电压(-9V)可以被施加于第一全局字线(例如，全局字线511g)。其中，第一全局字线连接至该组区域字线驱动器的第一子集。第三全局字线电压(例如，+4V)可以被施加于连接至该组区域字线译码器的第二子集的第三全局字线(例如，全局字线519g)。当第一全局字线(例如，全局字线511g)被施加第一全局字线电压(例如，-9V)时，可以，例如经由控制信号线(例如，来自控制信号680)，施加控制电压(例如，+4V)，藉以为字线开启位于该组区域字线驱动器的第一子集中的区域字线驱动器，并提供字线侧向抹除电压。字线侧向抹除电压(例如，-9V)被施加于包含一或多条字线的该组字线中的第一子集(例如，字线子集651)，藉以诱发耦接至该组字线的第一子集的存储单元产生隧穿，例如产生空穴隧穿。也可以施加控制电压(例如，+4V)，藉以关闭位于该组区域字线驱动器的第二子集中的区域字线驱动器(例如，区域字线驱动器560-565)。第一控制电压与第二控制电压不同；第二控制电压与第一全局字线电压匹配，因此该组区域字线驱动器的第二子集中的区域字线驱动器可以快速关闭，进而抑制耦接至该组字线的第二子集的存储单元产生隧穿。
第二全局字线电压(例如，-2V至+4V)可以被施加在第二全局字线(例如，全局字线516g)上；且控制电压(例如，+4V)可以被施加在控制信号线(例如，控制信号线680)，开启连接于边界字线(例如，字线WL(bnd))上的边界字线驱动器(例如，区域字线驱动器566)。第二全局字线电压(例如，-2V至+4V)介于第一全局字线电压(例如，-9V)与第三全局字线电压(例如，+4V)之间。
抑制耦接至包含一或多条字线的该组字线的第二子集(例如，字线子集659)的存储单元的隧穿，例如空穴隧穿。此一抑制步骤可以包括，当施加通道侧向抹除偏压以诱发自我升压现象时，将字线浮接。例如，当位于第二子集中的字线的区域字线驱动器(例如，区域字线驱动器560-565)被关闭时，被连接至区域字线驱动器的第二子集字线变成浮接，藉以抑制耦接至第二子集字线的存储单元产生隧穿。
在一些子区块抹除的实施例中，大于一或全部的区域和全局字线驱动器可以被设计来提供边界偏压。在这种实施例之中，在一次抹除操作中子区块的存储容量可以在逻辑上被定义，以响应自外部或内部来源传送至存储器或的指令，或响应存储于存储器中的内建指令(configuration word)。
图7为绘示一种在子区块抹除过程中，使用图6的另一种区域和全局字线驱动器结构，来对连接至被抑制存储单元的字线进行预充电的时序图。如图7所绘示，在时间T1对NAND串行的通道线施加通道侧向抹除偏压(例如，通道侧向抹除偏压BL/CSL)之前。该组字线中第二子集的字线可以在时间T0，通过施加于第二子集(例如，字线子集659)的区域字线驱动器(例如，区域字线驱动器560-565)和这些区域字线驱动的临界电压的压差(Vpp-Vt)来进行预充电。
图8为绘示一种双模式立体垂直栅极NAND存储器结构。此一双模式立体垂直栅极NAND存储器结构已揭露于与本案相关于2014年5月21日提出申请的编号第14/284,306号的美国专利共同申请案，其标题为″Dual-Mode Memory Devices and Methods forOperating Same″，所揭示的内容将通过引用并入的方式，将此专利全文收载于本发明内容之中。在一些使用如图所示的P+型源极端的实施例之中，通道电位于抹除时，会更容易被驱动至均匀的位准，以横跨所述NAND串行的长轴。
在本实施例中的立体存储器元件，包括多个堆叠。其是由多个被绝缘材料所分离的半导体材质通道线800、801、802和803所形成(为了清楚绘示起见，移除了位于字线结构之间的绝缘材料)。每一条半导体通道线800-803包括一个多栅极通道区(multi-gatechannel region)，位于P型终端(例如，区域825)和N型终端(例如，区域824)之间。多条导线812、813、814和815排列跨过通道线堆叠。位于导线812、813、814和815之间的区域826是无结，且具有与位于导线下方的通道线800、801、802和803相同的掺杂分布。介电电荷存储结构849配置在堆叠的侧壁上以及在通道线800-803与导线812-815的交叉点上。在本实施例之中，位于字线和P型终端之间的第一导线812，设置来作为接地选择线GSL。在本实施例之中，位于字线和N型终端之间的最末一条导线815，设置来作为串行选择线SSL。此二者之间的导线，图中只绘示两条导线813和814，设置来作为字线。在一个优选的实施例之中，可以有64条字线跨过单一个双模式多栅极通道线(single dual-mode，multi-gate channelline)。
附图中，包含812A、813A、814A和815A的一金属硅化物层或其他金属层，形成在通道线的顶部表面，用来增加传导性。导线同时包括位于堆叠之间的垂直外延区，藉以形成双模式通道线的侧边栅极结构(side gate structures)。
介电电荷存储结构849至少位于形成存储单元的交叉点上。电荷存储层结构可以包括多层的介电电荷存储结构，例如类似SONOS的结构。一种目前已知可用来作为介电电荷存储结构是能隙工程SONOS(bandgap engineered SONOS)或简称BE-SONOS。BE-SONOS电荷存储结构可以包括多层隧穿层，例如一层厚度1纳米(nm)至2纳米的硅氧化物层、一层厚度2纳米至3纳米的氮化硅层以及一层厚度2纳米至3纳米的硅氧化物层。BE-SONOS结构包括位于多层隧穿层上用来存储电荷的介电层，例如一层厚度2纳米至3纳米的氮化硅层。另外，BE-SONOS结构包括位于电荷存储层上用来阻挡电荷泄漏的介电阻挡层，例如一层厚度5纳米至8纳米的硅氧化物层。其他材料也可能被使用于BE-SONOS堆叠之中。
上述实施例所形成的结构，存储单元(例如，存储单元850和851)形成于立体阵列的导线813和814的垂直外延区和通道线800-803的侧边表面二者之间的交叉点上。串行选择开关831和接地选择开关830分别形成于导线815和812的垂直外延区(和通道线的侧边表面二者)之间的交叉点上。
此一结构可被设置成，使每一双模式结构的多栅极通道线在漏极端(例如终端824)都具有N+型结，同时在源极端(例如终端825)都具有P+型结。阵列中，通道线中的通道区为无掺杂或轻掺杂，且无结。
在本结构中，沿着每一条通道线800-803的存储单元以双模式和多栅极NAND通道线为其特征。
通道的P型通道和N型通道操作模式，可以通过施加余未被选择的字线的通过栅极电压的极性来加以控制。同时，被选择的字线是根据所选择的操作，例如读取、写入或抹除，来加以控制。
图9为绘示一种设置来作为NAND串行的通道线的平面图。图9绘示一种例示的偏压条件(bia conditions)，用于在传统存储器结构中进行子区块抹除操作。其中，通道线包括位于两个N+型终端之间的通道区。
请参照图9，通道线900包括位于一个N+型终端906N和另一个N+型终端905N之间的通道区。介电电荷捕捉层901A位于通道线900的一侧；且介电电荷捕捉层901B位于通道线900的另一侧。接地选择开关通过邻接N+型终端906N的接地选择线GSL双栅极结构(例如，双栅极结构907)所形成。串行选择开关通过邻接N+型终端905N的串行选择线SSL双栅极结构(例如，双栅极结构908)所形成。N+型终端906N和N+型终端905N可以分别与接地选择线GSL双栅极结构和串行选择线SSL双栅极结构重叠，或者如图所绘示的一个特定实施例，分别地相互对准。重叠范围的大小，会对双极操作的特性及元件电流的大小有所影响。通道线900一端穿过串行选择线SSL开关，另一端穿过接地选择线GSL开关。一组字线位于串行选择线SSL开关和接地选择线GSL开关之间。
该组字线形成双边栅极结构G0至Gn-1、Gn和Gn+1至G63。该组字线中的边界字线连接至栅极结构Gn。如图9所绘示，为了进行子区块抹除，可以将通道侧向抹除分压VBL(例如，+11V)施加于多条连接至靠近串行选择线SSL开关一侧的N+型终端905N的位线；将源极侧向电压VCSL(例如，+11V)施加于多条连接至靠近串行选择线GSL开关一侧的N+型终端906N的位线。对这些位线的串行选择线SSL施以偏压VSSL(例如，+3V)，藉以将这些位线连接至NAND串行中通道线的不同阶层。对这些位线的接地选择线GSL施以偏压VGSL(例如，+3V)，藉以将具有源极侧向电压VCSL(例如，+11V)的源极线连接至NAND串行中通道线的不同阶层。并对连接至栅极结构Gn的边界字线施加一偏压Vbnd(例如，+3V)，以诱发边界条件。字线侧向抹除电压(例如，-9V)被施加于位于边界位线的一侧包含一或多条字线的该组字线中所选择的子集。结果该组字线中所选择的子集的字线上的负压，诱使耦接至该所选子集的存储单元产生空穴隧穿。
如本说明书所述，所选择的区块中该组字线中所选择子集的字线，耦接至所欲抹除的存储单元；同时所选择的区块中该组字线中未被选择子集的字线，则耦接至不欲抹除的存储单元。其中，在所选择的区块中，所选择子集中的字线以及未被选择子集中的字符被NAND串行所共享。
传统使用栅极诱发漏极漏电(gate induced drain leakage，GIDL)的区块抹除操作，电流可以在传统存储器结构中进行，即如图9所绘示，通道线的漏极端具有N+型终端；同时通道线的源极端具有N+型终端。栅极诱发漏极漏电可以在通道线靠近串行选择线SSL开关的一侧以及在通道线靠近接地选择线GSL开关的另一侧产生。电子空穴对通过栅极诱发漏极漏电而产生，其中空穴进入NAND串行。空穴在通道中的累积，增加通道的电位，导致后续在元件上产生FN空穴隧穿注入(FN hole tunneling injection)。沿着通道线的长轴通道电位可以平均分布，原因是耦接至位于通道线上的存储单元的字线被施加一样的字线偏压，且耦接至存储单元的位线和源极线都分别被施加一样的位线偏压和源极线偏压。
在子区块抹除操作之中，也可以使用类似传统区块抹除操作的栅极诱发漏极漏电电流的偏压配置方案。不过沿着通道线的长轴通道电位可能不会平均分布，并且会造成热载流子干扰(hot carrier disturb)。因为，当负向的抹除电压(例如，-3V)施加于所选择子集，而使未选择子集浮接时，用来进行抹除操作的所选择子集的通道电位可能与用来进行抑制操作的未选择子集的通道电位不同。使用传统存储器结构所进行的子区块抹除操作会因为栅极诱发漏极漏电产生少量载流子(例如，空穴)而变慢。
图10为绘示一种位于双模式存储器结构中，设置来作为NAND串行的双模式通道线的平面图。与图9所绘示的通道线结构类似。图10中相同的元件将采用与图9相同的元件符号。图10绘示一种例示的偏压条件，用于双模式存储器结构中进行子区块抹除操作。其中，通道线包括位于一个N+型终端和一个P+型终端之间的通道区。
请参照图10，通道线900包括位于一个P+型终端1005P和另一个N+型终端905N之间的通道区。介电电荷捕捉层901A位于通道线900的一侧；且介电电荷捕捉层901B位于通道线900的另一侧。接地选择开关通过邻接P+型终端1005P的接地选择线GSL双栅极结构(例如，双栅极结构907)所形成。串行选择开关通过邻接N+型终端905N的串行选择线SSL双栅极结构(例如，双栅极结构908)所形成。P+型终端1005P和N+型终端905N可以分别与接地选择线GSL双栅极结构和串行选择线SSL双栅极结构重叠，或者如图所绘示的一个特定实施例，分别地相互对准。重叠范围的大小，会对双极操作的特性及元件电流的大小有所影响。通道线900一端穿过串行选择线SSL开关，另一端穿过接地选择线GSL开关。一组字线位于串行选择线SSL开关和接地选择线GSL开关之间。
该组字线形成双边栅极结构G0至Gn-1、Gn和Gn+1至G63。该组字线中的边界字线连接至栅极结构Gn。如图10所绘示，为了进行子区块抹除，可以将通道侧向抹除分压VBL(例如，+11V)施加于多条连接至N+型终端，例如N+型终端905N的位线。对这些位线的串行选择线SSL施以偏压VSSL(例如，+3V)，藉以将这些位线连接至NAND串行中通道线的不同阶层。对这些位线的接地选择线GSL施以偏压VGSL(例如，+3V)，藉以将具有源极侧向电压VCSL(例如，+11V)的源极线连接至NAND串行中通道线的不同阶层。并对连接至栅极结构Gn的边界字线施加一偏压Vbnd(例如，+3V)，以诱发边界条件。字线侧向抹除电压(例如，-9V)被施加于位于边界位线的一侧包含一或多条字线的该组字线中所选择的子集。结果，该组字线中所选择的子集的字线上的负压，诱使耦接至该所选子集的存储单元产生空穴隧穿。
在此一结构可被设置成，使每一双模式结构的多栅极通道线(例如通道线900)在漏极端都具有N+型结(例如终端905N)，同时在源极端都具有P+型终端(例如终端1005P)。当源极侧向电压(例如，VCSL＝+11V)施加于双模式通道线的源极侧时，位于源极侧的P+型终端提供空穴至通道线。因此，当栅极电压Vg为负电压时，通道现在P型通道操作模式下开启。来自P+型终端的空穴之后沿着通道线飘移，使通道电位很快地沿着双模式通道线升高，并将通道电位升高到实质等于源极侧的电位。另外，通道电位独立于耦接至通道线的字线上的偏压。结果，使通道电位沿着双模式通道线可以实质呈现均匀分布，即使当不同偏压施加于耦接至通道线的字线时，仍可在子区块抹除操作中抑制热载流子干扰现象。
图11为绘示一种适用于结合图5的电路所进行的子区块抹除操作的时序图。如图5所绘示，存储单元区块包括多个NAND串行。其中，这些NAND串行具有位于第一串行选择开关和第二串行选择开关之间的多条通道线。且这些NAND串行共享位于第一串行选择开关和第二串行选择开关之间的一组字线。
在子区块抹除循环的一开始，在时间T0之前，在位线、源极线、串行选择线、接地选择线、用来进行抹除操作所选择的字线、用来进行抑制操作而未选择的字线以及边界字线上的电压，可以是一起始电压，例如0V。在时间T0，当第一串行选择开关(例如串行选择开关SSL开关)的电压转换至约VSSL(例如，+3V)时，通道侧向抹除偏压(例如，VBL＝+11V)通过所选区块中的串行选择开关施加于NAND串行的通道线上。在时间T0，当第二串行选择开关(例如接地选择GSL开关)的电压转换至约VGSL(例如，+3V)时，通道侧向抹除偏压(例如，VBL＝+11V)通过所选区块中的接地选择开关施加于NAND串行的通道线上。
在时间T0，施加偏压Vbnd至所选区块中该组字线里的边界字线，藉以在位于边界字线的一侧的所选子集和位于边界字线的另一侧的未选择子集之间诱发边界条件。
在时间T0后续的时间T1，施加第一控制电压(例如，Vpp＝+15V)，藉以为该组字线的所选子集开启区域字线驱动器，并施加字线侧向抹除电压(例如，Vers＝-9V)至该组字线的所选子集，藉以在耦接至所选子集的存储单元中诱发隧穿，例如空穴隧穿。由于未选择子集(例如，图5的字线子集559)的区域字线驱动器(例如，图5的字线驱动器560-565)被施加了与连接至这些区域字线驱动器(例如，图5的字线驱动器560-565)的第三全局字线(例如，图6的全局字线519g)相同的偏压(例如，Vnp＝-9V)，可以很快的关闭未选择子集的区域字线驱动器，故而使未选择子集的字线浮接，之后通过施加在NAND串行的通道线上的通道侧向抹除偏压而增加的通道电位以诱发自我升压现象。结果，当施加通道侧向抹除偏压诱发自我升压现象时，会抑制了耦接至该组字线中未选择子集的存储单元的隧穿，例如空穴隧穿。在时间T2，在该组字线中所选择子集上的电压又回到约0V。在时间T3，子区块抹除循环结束，其他电压也可以又回到约0V。
图12为绘示一种适用于结合图6的电路所进行的子区块抹除操作的时序图。如图6的描述内容，一个存储单元区块可以包括具有位于第一串行选择开关和第二串行选择开关间的多条通道线的多个NAND串行。这些NAND串行共享一组位于第一串行选择开关和第二串行选择开关之间的多条字线。
在子区块抹除循环的一开始，在时间T0之前，在位线、源极线、串行选择线、接地选择线、用来进行抹除操作所选择的字线、用来进行抑制操作而未选择的字线以及边界字线上的电压，可以是一起始电压，例如0V。在时间T0，当第一串行选择开关(例如串行选择开关SSL开关)的电压转换至约VSSL(例如，+3V)时，通道侧向抹除偏压(例如，VBL＝+11V)通过所选区块中的串行选择开关施加于NAND串行的通道线上。在时间T0，当第二串行选择开关(例如接地选择GSL开关)的电压转换至约VGSL(例如，+3V)时，通道侧向抹除偏压(例如，VBL＝+11V)通过所选区块中的接地选择开关施加于NAND串行的通道线上。
在时间T0，施加控制电压(例如，Vpp＝+4V)，藉以为所选子集中的字线(例如，字线WL(i+1)和WL59-WL63)、为边界字线(例如，边界字线WL(bnd))以及为所选子集中的字线(例如，字线WL0-WL4和WL(i-1))开启区域字线驱动器(例如，区域字线驱动器560-572)。在时间T0，在所选区块知该组字线中的边界字线上施加偏压Vbnd(例如，-2V至+4V)，藉以在边界字线的一侧所选择的子集与位于边界字线的另一侧未选择的子集之间诱发边界条件。
在时间T0，对依次连接至区域字线驱动器(例如，图6的区域字线驱动器560-565)的第三全局字线(例如，图6的全局字线519g)施加一全局字线电压(例如，+4V)，藉以驱动该组字线中一未选择子集(例如，图6的第二子集659)里的字线。由于，用来驱动未选择子集(例如，图6的第二子集659)的区域字线驱动器(例如，图6的区域字线驱动器560-565)所受的偏压(例如，+4V)和连接至这些区域字线驱动器的第三全局字线所受的偏压相同，因此用来驱动未选择子集的区域字线驱动器可以快速关闭，进而抑制未选择子集中的字线浮接，之后通过施加在NAND串行的通道线上的通道侧向抹除偏压而增加的通道电位以诱发自我升压现象。结果，会抑制耦接至未选择子集的存储单元的隧穿，例如空穴隧穿。
在时间T0后续的时间T1，施加字线侧向抹除电压(例如，Vers＝-9V)至被选择区块中被NAND串行共享的具有一或多条字线的该组字线的一被选择子集(例如，图6的子集651)，藉以在耦接至所选子集的存储单元中诱发隧穿，例如空穴隧穿。由于未选择子集(例如，图5的字线子集559)的区域字线驱动器(例如，图5的字线驱动器560-565)被施加了与连接至这些区域字线驱动器(例如，图5的字线驱动器560-565)的第三全局字线(例如，图6的全局字线519g)相同的偏压(例如，Vnp＝-9V)，可以很快的关闭未选择子集的区域字线驱动器，故而使未选择子集的字线浮接，之后通过施加在NAND串行的通道线上的通道侧向抹除偏压而增加的通道电位以诱发自我升压现象。结果，当施加通道侧向抹除偏压诱发自我升压现象时，会抑制了耦接至该组字线中未选择子集的存储单元的隧穿，例如空穴隧穿。在时间T2，在该组字线中所选择子集上的电压又回到约0V。在时间T3，子区块抹除循环结束，其他电压也可以又回到约0V。
图13为绘示一种可用于此处所述的子区块抹除操作的步骤流程图。一控制器，例如通过位于集成电路100中的状态机119来加以实现(图1)，可以在这个流程中进行不同的操作。
接收来自外部或内部来源传送至集成电路(例如，图1的集成电路100)，例如集成电路存储器，或者来自于集成电路内部的子区块抹除指令，藉以抹除耦接至被选择区块的一组字线中被选择子集的存储单元。为了响应前述指令，图13所绘示的步骤会被执行。
在步骤1310中，通道侧向抹除偏压(例如，+11V)通过被选择区块中的第一选择开关，例如图5和图6所绘式的串行选择线开关530、531、532和533，施加于NAND串行的通道线上。源极侧向电压(例如，+11V)亦可以通过被选择区块中的第二选择开关，例如图5和图6所绘示的接地选择线开关540和541，施加于NAND串行的通道线上。在步骤1320中，字线侧向抹除电压(例如，-9V)被施加于被选择区块中被NAND串行共享的具有一或多条字线的该组字线的一被选择子集，藉以在边界字线(例如，边界字线WL(bnd))的一侧，耦接至所选子集的存储单元中诱发隧穿，例如空穴隧穿。在步骤1330中，偏压可以被施加至该组字符中的边界字线(例如，图5和图6所绘示的边界字线WL(bnd))，藉以在位于边界字线的一侧的所选子集和位于边界字线的另一侧的未选择子集之间诱发边界条件。
在步骤1340中，抑制耦接至该组字线数目大于一的未选择子集的存储单元隧穿，例如空穴隧穿。此一抑制隧穿步骤可以包括，当施加通道侧向抹除偏压以诱发自我升压现象时，将未选择子集的字线浮接。浮接未选择子集的字线详述于图5的一实施例中，另一实施例请参照图6的说明。
在子区块抹除操作中边界字线可能会受到干扰。在一实施例之中，边界字线可以用来作为虚拟字线(dummy word line)，因此和边界字线耦接的存储单元并未存储数据。在另一个实施例之中，被选择区块中和边界字线耦接的存储单元可以存储数据。该数据在使用择区块的边界字线进行子区块抹除操作之前，会被转移到存储器的其他区块。并且在子区块抹除操作之后，再度被转移回被选择区块中和边界字线耦接的存储单元中。在又一个实施例之中，存储于被选择区块中和边界字线耦接的存储单元里的数据，在子区块抹除操作中可能会受到干扰，但不会流失。故而错误更正码(Error Correcting Code，ECC)可以侦测并改正耦接于边界字线的存储单元的错误。
子区块抹除操作的实施例已经以图3所绘示的垂直栅极结构为范例详述于上，此操作也适用于其他立体存储器结构。
子区块抹除操作的实施例已经以上述闪存为范例详述于上，此操作也适用于其他型态的存储单元。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器元件的操作方法，其中该存储器包含多个存储单元区块的NAND阵列，该些存储单元区块中的一个存储单元区块包括多个NAND串行，每一该些NAND串行具有一通道线位于一第一串行选择开关和一第二串行选择开关之间，且该些NAND串行共享位于该第一串行选择开关和该第二串行选择开关之间的一组字线，该方法包括：
通过一被选择的存储单元区块中的该第一串行选择开关施加一通道侧向抹除偏压于该些NAND串行的该些通道线上；
施加一字线侧向抹除电压于该被选择区块中被该些NAND串行共享的该组字线中的一被选择子集，藉以在耦接至该被选择子集的多个存储单元中诱发隧穿；其中该被选择子集具有数目大于一的该组字线中的多条字线；以及
抑制耦接至位于该被选择的存储单元区块中被该些NAND串行共享的该组字线中一未被选择子集的多个存储单元中诱发隧穿；其中该未被选择子集具有数目大于一的该组字线中的多条字线；其中，
所述的存储器元件的操作方法，还包括：
施加一第一控制电压以开启用来驱动该被选择子集中的该些字线的多个字线驱动器；以及
当施加一全局字线电压时，施加一第二控制电压以关闭用来驱动该未被选择子集中的该些字线的多个字线驱动器，其中该全局字线电压与输入至用来驱动该未被选择子集中的该些字线的该些字线驱动器中的该第二控制电压匹配；
其中每一该些通道线包括一漏极和一源极，该漏极具有一N+型终端连接至该第一串行选择开关，该源极具有一P+型终端连接至该第二串行选择开关，P+型终端和N+型终端分别与接地选择线GSL结构和串行选择线SSL结构重叠；该方法还包括：
对该些通道线的该些源极的一侧边施加一源极侧向电压，以提供多个空穴给该些通道线，并且沿着该些通道线提高一通道电位。
2.根据权利要求1所述的存储器元件的操作方法，其中该抑制该些存储单元中诱发隧穿步骤包括，当施加该通道侧向抹除偏压时，将该未被选择子集中的该些字线浮接。
3.根据权利要求1所述的存储器元件的操作方法，其特征在于，还包括：
施加一分压于该组字线中的一边界字线，藉以在位于该边界字线的一侧的该被选择子集以及位于该边界字线的另一侧的该未被选择子集之间诱发一边界条件。
4.根据权利要求3所述的存储器元件的操作方法，其中该边界条件包括用来产生多个空穴的一电场。
5.根据权利要求3所述的存储器元件的操作方法，其特征在于，还包括：
当施加该偏压至该边界字线时，施加一第三控制电压以开启用来驱动该被选择子集中的该边界字线的一字线驱动器；
其中该第一控制电压和该第二控制电压不同，且该第三控制电压介于该第一控制电压和该第二控制电压之间。
6.根据权利要求1所述的存储器元件的操作方法，其特征在于，还包括：
响应一指令执行该施加该通道侧向抹除偏压步骤、该施加该字线侧向抹除电压步骤和该抑制该些存储单元中诱发隧穿的步骤，以抹除耦接至位于该被选择的存储单元区块中该组字线里该被选择子集的多个存储单元。
7.一种存储器元件，其特征在于，包括：
一NAND阵列，包括多个存储单元区块，其中该些存储单元区块中的一个存储单元区块包括多个NAND串行，每一该些NAND串行具有一通道线位于一第一串行选择开关和一第二串行选择开关之间，且该些NAND串行共享位于该第一串行选择开关和该第二串行选择开关之间的一组字线；
一控制器，耦接至一被选择的存储单元区块中的多个存储单元，该控制器包括：
通过一被选择的存储单元区块中的该第一串行选择开关施加一通道侧向抹除偏压于该些NAND串行的该些通道线的逻辑模块；
施加一字线侧向抹除电压于该被选择的存储单元区块中被该些NAND串行共享的该组字线中的一第一子集，藉以在耦接至该第一子集的多个存储单元中诱发隧穿的逻辑模块；其中该第一子集具有数目大于一的该组字线中的多条字线；以及
抑制耦接至位于该被选择的存储单元区块中被该些NAND串行共享的该组字线中一第二子集的多个存储单元中诱发隧穿的逻辑模块；其中该第二子集具有数目大于一的该组字线中的多条字线；
其中该存储器元件还包括：
一组字线驱动器，分别用来驱动该被选择的存储单元区块中该组字线中的多条字线，包括该组字线驱动器的一第一子集，用来驱动该组字线中的该第一子集，该组字线驱动器的一第二子集，用来驱动该组字线中的该第二子集；
一边界字线驱动器，用来驱动该组字线中的一边界字线；其中该边界字线位于该组字线中的该第一子集和该组字线中的该第二子集之间；以及
一组全局字线，包括连接至该组字线驱动器的该第一子集的多条第一全局字线以及连接至该边界字线驱动器的多条第二全局字线；
其中该控制器还包括：
施加一第一全局字线电压至该些第一全局字线的逻辑模块；
施加一第一控制电压以开启该些字线的字线驱动器的该第一子集，并提供该字线侧向抹除电压的逻辑模块；以及
施加一第二控制电压以关闭该些字线驱动器的该第二子集的逻辑模块；
其中该第一控制电压和该第二控制电压不同，且该第二控制电压与该第一全局字线电压匹配；
其中每一该些通道线包括一漏极和一源极，该漏极具有一N+型终端连接至该第一串行选择开关，该源极具有一P+型终端连接至该第二串行选择开关，P+型终端和N+型终端分别与接地选择线GSL结构和串行选择线SSL结构重叠；且该控制器包括：
对该些通道线的该些源极的一侧边施加一源极侧向电压，以提供多个空穴给该些通道线，并且沿着该些通道线提高一通道电位的逻辑模块。
8.根据权利要求7所述的存储器元件，其中该些第一全局字线连接至该组字线驱动器的该第二子集，该存储器元件还包括用来驱动该些第一全局字线的一第一全局字线驱动器。
9.根据权利要求7所述的存储器元件，其中该组全局字线还包括多条第三全局字线连接至该组字线驱动器的该第二子集，该存储器元件还包括用来驱动该些第一全局字线的一第一全局字线驱动器以及用来驱动该些第三全局字线的一第三全局字线驱动器。
10.根据权利要求7所述的存储器元件，其中该控制器包括：
施加一第二全局字线电压至该些第二全局字线的逻辑模块；以及
施加一第三控制电压以开启该边界字线驱动器的逻辑模块；
其中该第三控制电压介于该第一控制电压和该第二控制电压之间。
11.根据权利要求7所述的存储器元件，其中该控制器设置来响应一指令执行该施加该通道侧向抹除偏压步骤、该施加该字线侧向抹除电压步骤和该抑制该些存储单元中诱发隧穿的步骤，以抹除耦接至位于该被选择的存储单元区块中该组字线里该被选择子集的多个存储单元。
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Families Citing this family (209)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
KR102309566B1 (ko) * 2015-03-20 2021-10-07 에스케이하이닉스 주식회사 반도체 소자
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US9721668B2 (en) * 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10078548B2 (en) * 2015-09-11 2018-09-18 Toshiba Memory Corporation Memory controller, semiconductor device and method of controlling semiconductor device
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US9953994B2 (en) * 2015-11-07 2018-04-24 Monolithic 3D Inc. Semiconductor memory device and structure
US10515981B2 (en) 2015-09-21 2019-12-24 Monolithic 3D Inc. Multilevel semiconductor device and structure with memory
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
KR102461747B1 (ko) * 2016-06-24 2022-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
WO2018076239A1 (en) 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
US9876055B1 (en) 2016-12-02 2018-01-23 Macronix International Co., Ltd. Three-dimensional semiconductor device and method for forming the same
US10032511B1 (en) * 2017-05-18 2018-07-24 Macronix International Co., Ltd. Memory with dynamic permissible bit write logic and method
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
US10366763B2 (en) * 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
US10629271B2 (en) * 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
KR102374103B1 (ko) * 2018-01-16 2022-03-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
KR102388068B1 (ko) 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US11164637B2 (en) 2018-03-12 2021-11-02 Samsung Electronics Co., Ltd. Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
US10748620B2 (en) * 2018-03-22 2020-08-18 Micron Technology, Inc. Memory block select circuitry including voltage bootstrapping control
US10839922B2 (en) 2018-05-26 2020-11-17 Sandisk Technologies Llc Memory disturb detection
KR102530327B1 (ko) 2018-06-01 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
US10763273B2 (en) 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
CN109285838B (zh) * 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
JP2020047324A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の制御方法
CN110970065A (zh) * 2018-09-28 2020-04-07 三星电子株式会社 存储器装置
US10964398B2 (en) 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
US10650898B1 (en) 2018-11-06 2020-05-12 Sandisk Technologies Llc Erase operation in 3D NAND flash memory including pathway impedance compensation
US10755788B2 (en) 2018-11-06 2020-08-25 Sandisk Technologies Llc Impedance mismatch mitigation scheme that applies asymmetric voltage pulses to compensate for asymmetries from applying symmetric voltage pulses
US10910064B2 (en) 2018-11-06 2021-02-02 Sandisk Technologies Llc Location dependent impedance mitigation in non-volatile memory
KR102660057B1 (ko) * 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11282575B2 (en) * 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR102235608B1 (ko) * 2019-04-30 2021-04-02 삼성전자주식회사 스몰 블록이 적용된 3차원 플래시 메모리
CN113728434A (zh) 2019-04-22 2021-11-30 三星电子株式会社 三维闪存及其操作方法
US11081185B2 (en) * 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11074976B2 (en) 2019-08-26 2021-07-27 Sandisk Technologies Llc Temperature dependent impedance mitigation in non-volatile memory
CN113053443A (zh) * 2019-12-26 2021-06-29 晶豪科技股份有限公司 过抹除校正方法及使用该方法的存储器装置
US11557341B2 (en) * 2019-12-27 2023-01-17 Micron Technology, Inc. Memory array structures and methods for determination of resistive characteristics of access lines
US11282815B2 (en) * 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11342244B2 (en) * 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
JP7171945B2 (ja) * 2020-05-29 2022-11-15 長江存儲科技有限責任公司 メモリデバイスにおけるデータ消去の方法および装置
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
DE102021121522A1 (de) 2020-08-24 2022-02-24 Samsung Electronics Co., Ltd. Löschverfahren einer nichtflüchtigen Speichervorrichtung und Betriebsverfahren einer Speichereinrichtung
KR20220090210A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
US11282581B1 (en) 2021-01-04 2022-03-22 Macronix International Co., Ltd. 3D memory program disturbance improvement
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11404123B1 (en) * 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
KR20230023101A (ko) 2021-08-09 2023-02-17 삼성전자주식회사 반도체 장치
US20230154553A1 (en) * 2021-11-16 2023-05-18 Samsung Electronics Co., Ltd. Operation method of memory device and operation method of memory system including the same
US20230197140A1 (en) * 2021-12-20 2023-06-22 Micron Technology, Inc. Memory device control schemes, and associated methods, devices, and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467966A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体存储器件及其操作方法
CN103117293A (zh) * 2011-10-26 2013-05-22 爱思开海力士有限公司 三维非易失性存储器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156986B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100847492B1 (ko) 2006-06-19 2008-07-21 에스 초이 데이비드 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8169808B2 (en) * 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101471492B1 (ko) * 2008-12-15 2014-12-10 삼성전자주식회사 반도체 메모리 장치의 스택 어레이 구조
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP4913191B2 (ja) * 2009-09-25 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8531886B2 (en) 2010-06-10 2013-09-10 Macronix International Co., Ltd. Hot carrier programming in NAND flash
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101732585B1 (ko) * 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101784973B1 (ko) * 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US8897070B2 (en) * 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
US8542532B2 (en) * 2011-11-17 2013-09-24 Macronix International Co., Ltd. Memory access method and flash memory using the same
US9099202B2 (en) * 2012-11-06 2015-08-04 Sandisk Technologies Inc. 3D stacked non-volatile storage programming to conductive state
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US8976600B2 (en) 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102467966A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体存储器件及其操作方法
CN103117293A (zh) * 2011-10-26 2013-05-22 爱思开海力士有限公司 三维非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
JP2016040750A (ja) 2016-03-24
EP2985763B1 (en) 2019-04-03
CN105374395A (zh) 2016-03-02
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JP6633295B2 (ja) 2020-01-22
US20160049201A1 (en) 2016-02-18
TWI559311B (zh) 2016-11-21
US9620217B2 (en) 2017-04-11

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