CN114217203A - 电池保护芯片和测试*** - Google Patents

Abstract

本申请涉及电池测试技术领域，提供了一种电池保护芯片和测试***。芯片包括：芯片电源端与第一测试模式信号产生电路的第一端相连，电池电压正采样端与第一测试模式信号产生电路的第二端相连，第一测试模式信号产生电路的输出端与驱动电路的第一输入端相连；电池电压正采样端与第二测试模式信号产生电路的第一端相连，电池电压负采样端与第二测试模式信号产生电路的第二端相连，第二测试模式信号产生电路的输出端与驱动电路的第二输入端相连；计时器的输出端与驱动电路的第三输入端相连，计时器的输入端与驱动电路的计时信号输出端相连，驱动电路的控制模式总信号输出端用于连接至芯片测试模式信号端。

Description

电池保护芯片和测试***

技术领域

本申请涉及电池测试技术领域，尤其涉及一种电池保护芯片和测试***。

背景技术

在多节电池保护芯片中，功能项目往往非常多，主要包括开短路、功耗、过充保护、过充恢复、过放保护、过放恢复、过流保护、、短路保护、过流恢复、充电过流保护、充电过流恢复、断线保护、温度保护、温度恢复等等，而且所涉及的各项功能的检测判断延时均很长，单个功能项目的最大测试时长可达数十秒，导致正常测试芯片的时间很长，测试效率低下，测试成本很高，量产产出也极慢，影响产品交货等各环节。

如图1所示，为通用n节电池保护芯片***，VCC为芯片电源端，VC1～VCn(n>＝2)为电池电压采样端，VSS为芯片地，VM为充电器负载检测端，RTV和RTS为温度检测端，VIN为充放电电流检测端，CO为充电控制端，DO为放电控制端，为了缩短测试时间，通常芯片设计时一般利用芯片原有的功能端进行扩展，使得芯片进入测试模式，芯片进入测试模式后，各项功能的延时将由原设计的几十、几百甚至几千毫秒缩短为几毫秒，整体测试时间被大大缩减。因此设计一个可靠的测试模式极为重要。

设计测试模式的原则是，在不影响正常功能应用的前提下进行加电，使得芯片进入测试模式，传统的方案中，是利用VM检测端子的负压进行判定，产生测试模式控制信号，如图2所示。此设计方法比较简单，但发明人研究发现，在某些应用环境下，如大电流充电的极限条件下，即充电过流状态，会存在误判的可能性，VM会检测到很大负压，芯片将误判进入测试模式，导致充电过流保护延时异常，又比如用此方法进入测试模式后，由于充电器检测功能的作用，VM端的负压使得芯片过放无恢复值，其他影响功能测试，可见，传统的测试方案有局限性。

发明内容

本申请提供了一种电池保护芯片和测试***，用于解决传统方案存在误判进入测试模式的局限性问题。

一种电池保护芯片，包括芯片电源端、电池电压正采样端、电池电压负采样端、第一测试模式信号产生电路、第二测试模式信号产生电路、测试模式总信号驱动电路和计时器；

所述芯片电源端与所述第一测试模式信号产生电路的第一端相连，所述电池电压正采样端与所述第一测试模式信号产生电路的第二端相连，所述第一测试模式信号产生电路的输出端与所述测试模式总信号驱动电路的第一输入端相连；

所述电池电压正采样端与所述第二测试模式信号产生电路的第一端相连，所述电池电压负采样端与所述第二测试模式信号产生电路的第二端相连，所述第二测试模式信号产生电路的输出端与所述测试模式总信号驱动电路的第二输入端相连；

所述计时器的输出端与所述测试模式总信号驱动电路的第三输入端相连，所述计时器的输入端与所述测试模式总信号驱动电路的计时信号输出端相连，所述测试模式总信号驱动电路的控制模式总信号输出端用于连接至芯片测试模式信号端。

在一实施例中，所述第一测试模式信号产生电路包括第一电阻、第二电阻、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和正相斯密特触发器；

所述第一电阻的一端作为所述第一测试模式信号产生电路的第一端，所述第一电阻的另一端连接到所述第一PMOS管的漏极，所述第一PMOS管的栅极和源极共接后连接至所述第二PMOS管的漏极，所述第二PMOS管的栅极和漏极共接后连接至所述第三PMOS管的漏极，所述第三PMOS管的栅极和源极共接后连接至所述第四PMOS管的漏极；

所述第二电阻的一端作为所述第一测试模式信号产生电路的第二端，所述第二电阻的另一端连接到所述第四PMOS管的栅极，所述第四PMOS管的源极连接至所述第一NMOS管的漏极，所述第一NMOS管的栅极连接至低压电源电压，所述第一NMOS管的源极、所述第二NMOS管的漏极和所述正相斯密特触发器的输出端共接，所述第二NMOS管的栅极连接至偏置电压，所述第二NMOS管的源极连接至芯片接地端；

所述正相斯密特触发器的输出端作为所述第一测试模式信号产生电路的输出端。

在一实施例中，所述第二测试模式信号产生电路包括第三电阻、第四电阻、电压比较器、第五PMOS管、第三NMOS管、第四NMOS管和第一反相器；

所述第三电阻和第四电阻的一端共接后连接至所述电压比较器的负输入端，所述电压比较器的正输入端连接至基准电压端，所述电压比较器的输出端连接至所述第五PMOS管的栅极；所述第三电阻的另一端与所述第五PMOS管的漏极共接作为所述第二测试模式信号产生电路的第一端，所述第四电阻的另一端作为所述第二测试模式信号产生电路的第二端；

所述第五PMOS管的源极连接至所述第三NMOS管的漏极，所述第三NMOS管的栅极连接至低压电源电压，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第一反相器的输入端共接，所述第四NMOS管的栅极连接至偏置电压，所述第四NMOS管的源极连接至芯片接地端，所述第一反相器的输出端作为所述第二测试模式信号产生电路的输出端。

在一实施例中，所述测试模式总信号驱动电路包括第二反相器、第三反相器、第四反相器、第五反相器、第一与非门、第二与非门、异或门、或非门和D触发器和振荡器；

D触发器的R端与所述第二反相器的输入端共接作为所述测试模式总信号驱动电路的第一输入端，所述第二反相器的输出端连接至所述或非门的第一输出端；

所述第三反相器的输入端与所述或非门的第二输入端共接作为所述测试模式总信号驱动电路的第二输入端，所述第三反相器的输出端、所述第一与非门的第一输入端和所述异或门的第一输入端共接，所述第一与非门的第二输入端作为所述所述测试模式总信号驱动电路的第三输入端；

所述第一与非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述D触发器的时钟端连接，所述D触发器的正Q端与所述异或门的第二输入端连接并作为所述测试模式总信号驱动电路的芯片测试模式信号端，所述D触发器的D端连接至电源端；

所述异或门的输出端连接至所述第二与非门的第一输入端，所述或非门的输出端连接至所述第二与非门的第二输入端，所述第二与非门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端与所述振荡器的输入端连接，所述振荡器的输出端作为所述测试模式总信号驱动电路的计时信号输出端。

一种测试***，包括测试电池和所述的电池保护芯片。

在本申请提供的方案中，通过芯片原有端子VCC、VC1和VC2三个端子进行加电，便可控制芯片进入测试模式，首先将VCC和VC1之间电压加至大于5V，使芯片内部的第一测试信号1有效，然后VC1和VC2之间给高于过充值的电压，使得芯片内部产生第二测试模式信号，此时触发内部计时器开始计时，但计时达到设计的Ttm延时后，控制测试模式总信号有效，最终通过测试模式总信号连接芯片测试模式端，使芯片进入测试模式。通过本申请避免在如大电流充电的极限条件下，即充电过流状态，会存在误判的可能性，可使得芯片有效准确的进入测试模式，极大缩短测试时间，提高测试效率，降低测试成本，不仅保证芯片在正常应用时完全不受干扰，有效防止误触发进入测试模式的异常，另外，而且不会使得芯片VM端的负压使得芯片过放无恢复值，其他影响功能测试的情况，可保证芯片级测进入测试模式后，所有功能项均可全面覆盖测试，应用更加安全可靠，有效提升产品的品质。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为传统方案的n节电池保护芯片***的一结构示意图；

图2为传统方案中芯片进入测试模式的控制电路示意图；

图3为本申请提供的一种电池保护芯片的外部连接示意图；

图4为本申请提供的一种电池保护芯片的结构示意图；

图5为本申请实施例提供的一种第一测试模式信号产生电路的一结构示意图；

图6为本申请实施例提供的一种第二测试模式信号产生电路的一结构示意图；

图7为本申请实施例提供的测试模式总信号驱动电路与计时器的连接示意图；

图8为本申请提供的一种电池保护芯片进入测试模式的信号时序示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

为了说明本申请的技术方案，下面通过具体实施例来进行说明。

如图3和图4所示，图3为本申请提供的一种电池保护芯片的外部连接示意图，图4是本申请提供的一种电池保护芯片的结构示意图，包括芯片电源端VCC、电池电压采样端(VC1～VCn(n>＝2))，电池电压采样端包含电池电压正采样端和电池电压负采样端，其中，为便于描述，本申请的所有实施例中以芯片最高节电池电压正采样端VC1和芯片最高节电池电压负采样端VC2为例进行说明，第一测试模式信号产生电路101、第二测试模式信号产生电路102、测试模式总信号驱动电路103和计时器104；

其中，所述芯片电源端VCC与所述第一测试模式信号产生电路101的第一端相连，所述电池电压正采样端VC1与所述第一测试模式信号产生电路101的第二端相连，所述第一测试模式信号产生电路101的输出端与所述测试模式总信号驱动电路103的第一输入端相连；

所述电池电压正采样端VC1与所述第二测试模式信号产生电路102的第一端相连，所述电池电压负采样端VC2与所述第二测试模式信号产生电路102的第二端相连，所述第二测试模式信号产生电路102的输出端与所述测试模式总信号驱动电路103的第二输入端相连；

所述计时器104的输出端与所述测试模式总信号驱动电路103的第三输入端相连，所述计时器104的输入端与所述测试模式总信号驱动电路103的计时信号输出端相连，所述测试模式总信号驱动电路103的控制模式总信号输出端用于连接至芯片测试模式信号端。

其中，所述第一测试模式信号产生电路101，受控于芯片电源端VCC与电池电压正采样端VC1之间的电压而输出第一测试模式信号，该第一测试模式信号为高电平(1)或低电平(0)。具体地，示例性的，以预设电压为5V为例，当VCC-VC1小于5V时，第一测试模式信号产生电路101输出的第一测试模式信号为低电平0，当VCC-VC1大于等于5时，第一测试模式信号产生电路101输出的第一测试模式信号为高电平1。

在一具体的实施例中，如图5所示，本申请一实施例提供了一种第一测试模式信号产生电路101的具体实施方式，所述第一测试模式信号产生电路101包括第一电阻RQ、第二电阻R2、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2和正相斯密特触发器schmitt；

所述第一电阻R1的一端作为所述第一测试模式信号产生电路101的第一端，所述第一电阻R1的另一端连接到所述第一PMOS管PM1的漏极，所述第一PMOS管PM1的栅极和源极共接后连接至所述第二PMOS管PM2的漏极，所述第二PMOS管PM2的栅极和漏极共接后连接至所述第三PMOS管PM3的漏极，所述第三PMOS管PM3的栅极和源极共接后连接至所述第四PMOS管PM4的漏极；

所述第二电阻R2的一端作为所述第一测试模式信号产生电路101的第二端，所述第二电阻R2的另一端连接到所述第四PMOS管PM4的栅极，所述第四PMOS管PM4的源极连接至所述第一NMOS管NM1的漏极，所述第一NMOS管NM1的栅极连接至低压电源电压V_5V，所述第一NMOS管NM1的源极、所述第二NMOS管NM2的漏极和所述正相斯密特触发器schmitt的输出端共接，所述第二NMOS管NM2的栅极连接至偏置电压VBN，所述第二NMOS管NM2的源极连接至芯片接地端VSS；其中，示例性的，低压电源电压V_5V，可以为芯片内部低压电源电压，偏置电压VBN可以为芯片内部偏置电压。

所述正相斯密特触发器schmitt的输出端作为所述第一测试模式信号产生电路101的输出端。

在该实施例中，第一电阻R1和第二电阻R2为限流保护电阻，用于防止芯片电源端VCC与电池电压正采样端VC1之间电压过高而损坏芯片内部器件，PMO管PM1～PM3为电压控制MOS，用于调节芯片电源端VCC与电池电压正采样端VC1之间的判断电压大小。需要说明的是，图5所示示例是以3个PMOS管作为调节判断电压大小，在实际应用中可以有其他数量的设置，具体不做限定。

V_5V为芯片内部低压电源电压，VBN为芯片内部偏置电压，用于产生下拉偏置电流。具体来说，正常状态下，当VCC-VC1<5V时，第四PMOS管PM4维持关断，那么第二NMOS管NM2的漏极端被偏置电压VBN控制的偏置电流下拉至芯片接地端VSS，经过正相斯密特触发器schmitt后，第一测试模式信号1输出为低电平0；反之，当年VCC-VC1大于等于5V时，第四PMOS管PM4开启，因此第二NMOS管NM2的漏极端端被上拉至高电平，并钳位，经过schmitt正相斯密特触发器后，第一测试模式信号输出变为高电平1。

需要说明的是，上述图5所示实施例在此仅为示例性说明，基于上述电路结构，还可以有其他的变换结构，例如更改其中的开关管器件类型，数量或者电路方式等，具体不做限定。

所述第二测试模式信号产生电路102，受控于电池电压正采样端VC1与电池电压负采样端VC2之间的电压而输出第二测试模式信号，该第一测试模式信号为高电平(1)或低电平(0)。具体地，示例性的，当电池电压正采样端VC1和电池电压负采样端VC2之间电压为正常电压时，第二测试模式信号产生电路102输出的第二测试模式信号为高电平1，当电池电压正采样端VC1与电池电压负采样端VC2之间的电压高于电池过充值时，第二测试模式信号产生电路102输出的第二测试模式信号为低电平0。

如图6所示，所述第二测试模式信号产生电路102包括第三电阻R3、第四电阻R4、电压比较器COMP、第五PMOS管PM5、第三NMOS管NM3、第四NMOS管NM4和第一反相器inv1；

所述第三电阻R3和第四电阻R4的一端共接后连接至所述电压比较器COMP的负输入端，所述电压比较器COMP的正输入端连接至基准电压端，该基准电压端用于提供基准电压Vref，图6中，提供了一基准电压模块，该基准电压模块并接在VC1和VC2之间，所述电压比较器COMP的输出端连接至所述第五PMOS管PM5的栅极；所述第三电阻R3的另一端与所述第五PMOS管PM5的漏极共接作为所述第二测试模式信号产生电路102的第一端，所述第四电阻R4的另一端作为所述第二测试模式信号产生电路102的第二端；

所述第五PMOS管PM5的源极连接至所述第三NMOS管NM3的漏极，所述第三NMOS管NM3的栅极连接至低压电源电压V_5V，所述第三NMOS管NM3的源极、所述第四NMOS管NM4的漏极和所述第一反相器inv1的输入端共接，所述第四NMOS管NM4的栅极连接至偏置电压VBN，所述第四NMOS管NM4的源极连接至芯片接地端VSS，所述第一反相器inv1的输出端作为所述第二测试模式信号产生电路102的输出端，其中，示例性的，低压电源电压V_5V，可以为芯片内部低压电源电压，偏置电压VBN可以为芯片内部偏置电压。

其中，第三电阻R3和第四R4为分压电阻，用于电池电压正采样端VC1和电池电压负采样端VC2之间电压的降压，同时基准电压模块用于产生参考电池电压负采样端VC2的基准电压Vref。当VC1和VC2之间电压为正常电压时，即第三电阻R3和第四电阻R4为分压小于Vref，此时比较器COMP输出为1，第五PMOS管PM5关断，因此第四NMOS管NM4的漏极端被编制电压VBN控制的偏置电流下拉至芯片接地端VSS，经过第一反相器inv1后，第二测试模式信号输出为高电平1；当电池电压正采样端VC1与电池电压负采样端VC2电压高于电池过充值时，即第三电阻R3和第四电阻R4为分压大于基准电压Vref，此时比较器COMP输出为0，使第五PMOS管PM5开启，因此第四NMOS管NM4的漏极端被上拉至高电平，并钳压，经过第一反相器inv1后，第二测试模式信号输出为低电平0。

需要说明的是，上述图5所示实施例在此仅为示例性说明，基于上述电路结构，还可以有其他的变换结构，例如其中的分压电路、更改其中的开关管器件类型，数量或者更换其他电路方式等，具体不做限定。

测试模式总信号驱动电路103受控于第一测试模式信号、第二测试模式信号和计时器的输出信号，而输出测试模式总信号，该测试模式总信号为高电平(1)或低电平(0)。在该实施例中，当第一测试模式信号1为低电平0时，测试模式总信号输出为低电平0，当第一测试模式信号1为高电平1时，此时当第二测试模式信号为低电平0时，测试模式总信号驱动电路103输出计时信号驱动计时器104工作，计时器104计时延时预设时长Ttm后，测试模式总信号从低电平0翻转为高电平1，触发芯片进入测试模式。

在一实施例中，如图7所示，本申请实施例提供了一种测试模式总信号驱动电路，该测试模式总信号驱动电路包括第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第一与非门Nand2、第二与非门Nand2_2、异或门xor2、或非门nor2和D触发器和振荡器；

D触发器的R端与所述第二反相器inv2的输入端共接作为所述测试模式总信号驱动电路103的第一输入端，所述第二反相器inv2的输出端连接至所述或非门nor2的第一输出端；

所述第三反相器inv3的输入端与所述或非门nor2的第二输入端共接作为所述测试模式总信号驱动电路103的第二输入端，所述第三反相器inv3的输出端、所述第一与非门Nand2的第一输入端和所述异或门xor2的第一输入端共接，所述第一与非门Nand2的第二输入端作为所述所述测试模式总信号驱动电路103的第三输入端；

所述第一与非门Nand2的输出端与所述第四反相器inv4的输入端连接，所述第四反相器inv4的输出端与所述D触发器的时钟端CLK连接，所述D触发器的正Q端与所述异或门xor2的第二输入端连接并作为所述测试模式总信号驱动电路103的芯片测试模式信号端，该芯片测试模式信号端用于输出测试模式总信号，所述D触发器的D端连接至电源端VDD，该电源端VDD可为芯片内部提供的电压。

所述异或门xor2的输出端连接至所述第二与非门Nand2_2的第一输入端，所述或非门nor2的输出端连接至所述第二与非门Nand2_2的第二输入端，所述第二与非门Nand2_2的输出端与所述第五反相器inv5的输入端连接，所述第五反相器inv5的输出端与所述振荡器的输入端连接，所述振荡器的输出端作为所述测试模式总信号驱动电路103的计时信号输出端，用于输出计时信号。

当第一测试模式信号为低电平0时，直接控制的D触发器被复位，输出端正Q端输出为低电平0，即测试模式总信号输出为低电平0。当第一测试模式信号为高电平1时，直接控制的D触发器有效，此时当第二测试模式信号为低电平0时，第一、第二测试模式信号这两个信号共同使或非门nor2输出为高电平1，异或门xor2的输出为高电平1，因此第二与非门nand2_2输出为低电平0，经过第五反相器inv5后输出计时信号，用于控制振荡器和计时器工作，当计时器计时到进入测试模式的延时时长Ttm时，D触发器的时钟端CLK有效，触发正Q端的输出电平翻转，由低电平0翻转为高电平1，即测试模式总信号翻转为高电平1，因此芯片进入测试模式。

如图8所示，为便于理解工作时序，可参阅图5所示，图5为本申请中各信号的工作时序图，首先必须保证第一测试模式信号从先变为高电平1，使得D触发器有效，其次，第二测试模式信号维持高电平1的时间必须大于延时时长Ttm，以保证时间足够进入测试模式。当两个条件都满足时，计时达到Ttm时即发出测试模式总信号进入测试模式，进入测试模式后，第二测试模式信号复位到正常低电平。

可见，在本申请实施例中，如图3所示，仅通过芯片原有端子VCC、VC1和VC2三个端子进行加电(如图3中V0-Vn的外接电压)，便可控制芯片进入测试模式，首先将VCC和VC1之间电压加至大于5V，使芯片内部的第一测试信号1有效，然后VC1和VC2之间给高于过充值的电压，使得芯片内部产生第二测试模式信号，此时触发内部计时器104开始计时，但计时达到设计的Ttm延时后，控制测试模式总信号有效，最终通过测试模式总信号连接芯片测试模式端，使芯片进入测试模式。通过本申请避免在如大电流充电的极限条件下，即充电过流状态，会存在误判的可能性，可使得芯片有效准确的进入测试模式，极大缩短测试时间，提高测试效率，降低测试成本，不仅保证芯片在正常应用时完全不受干扰，有效防止误触发进入测试模式的异常，另外，而且不会使得芯片VM端的负压使得芯片过放无恢复值，其他影响功能测试的情况，可保证芯片级测进入测试模式后，所有功能项均可全面覆盖测试，应用更加安全可靠，有效提升产品的品质。

在一实施例中，还提供了一种测试***，包括测试电池和如前述实施例所述的电池保护芯片。

需要说明的是，基于本申请实施例提供的电池保护芯片，其提供的测试模式的控制方法适用于n>＝2节的电池保护芯片，以上实施例中产生第一测试模式信号的判断电压5V不限于5V，可根据实际不同应用设计为任意电压，具体不做限定，通过调整VCC与VC1之间的PMOS个数即可实现不同电压判断，另外，以上测试模式中的各初始逻辑电平不限于初始高或低，可通过增加逻辑门变化为本实施例中初始相反的逻辑，具体也不做限定。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (5)

1.一种电池保护芯片，其特征在于，包括芯片电源端、电池电压正采样端、电池电压负采样端、第一测试模式信号产生电路、第二测试模式信号产生电路、测试模式总信号驱动电路和计时器；

所述芯片电源端与所述第一测试模式信号产生电路的第一端相连，所述电池电压正采样端与所述第一测试模式信号产生电路的第二端相连，所述第一测试模式信号产生电路的输出端与所述测试模式总信号驱动电路的第一输入端相连；

所述电池电压正采样端与所述第二测试模式信号产生电路的第一端相连，所述电池电压负采样端与所述第二测试模式信号产生电路的第二端相连，所述第二测试模式信号产生电路的输出端与所述测试模式总信号驱动电路的第二输入端相连；

所述计时器的输出端与所述测试模式总信号驱动电路的第三输入端相连，所述计时器的输入端与所述测试模式总信号驱动电路的计时信号输出端相连，所述测试模式总信号驱动电路的控制模式总信号输出端用于连接至芯片测试模式信号端。

2.如权利要求1所述的电池保护芯片，其特征在于，所述第一测试模式信号产生电路包括第一电阻、第二电阻、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和正相斯密特触发器；

所述第一电阻的一端作为所述第一测试模式信号产生电路的第一端，所述第一电阻的另一端连接到所述第一PMOS管的漏极，所述第一PMOS管的栅极和源极共接后连接至所述第二PMOS管的漏极，所述第二PMOS管的栅极和漏极共接后连接至所述第三PMOS管的漏极，所述第三PMOS管的栅极和源极共接后连接至所述第四PMOS管的漏极；

所述第二电阻的一端作为所述第一测试模式信号产生电路的第二端，所述第二电阻的另一端连接到所述第四PMOS管的栅极，所述第四PMOS管的源极连接至所述第一NMOS管的漏极，所述第一NMOS管的栅极连接至低压电源电压，所述第一NMOS管的源极、所述第二NMOS管的漏极和所述正相斯密特触发器的输出端共接，所述第二NMOS管的栅极连接至偏置电压，所述第二NMOS管的源极连接至芯片接地端；

所述正相斯密特触发器的输出端作为所述第一测试模式信号产生电路的输出端。

3.如权利要求1所述的电池保护芯片，其特征在于，所述第二测试模式信号产生电路包括第三电阻、第四电阻、电压比较器、第五PMOS管、第三NMOS管、第四NMOS管和第一反相器；

所述第三电阻和第四电阻的一端共接后连接至所述电压比较器的负输入端，所述电压比较器的正输入端连接至基准电压端，所述电压比较器的输出端连接至所述第五PMOS管的栅极；所述第三电阻的另一端与所述第五PMOS管的漏极共接作为所述第二测试模式信号产生电路的第一端，所述第四电阻的另一端作为所述第二测试模式信号产生电路的第二端；

所述第五PMOS管的源极连接至所述第三NMOS管的漏极，所述第三NMOS管的栅极连接至低压电源电压，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第一反相器的输入端共接，所述第四NMOS管的栅极连接至偏置电压，所述第四NMOS管的源极连接至芯片接地端，所述第一反相器的输出端作为所述第二测试模式信号产生电路的输出端。

4.如权利要求1-3任一项所述的电池保护芯片，其特征在于，所述测试模式总信号驱动电路包括第二反相器、第三反相器、第四反相器、第五反相器、第一与非门、第二与非门、异或门、或非门和D触发器和振荡器；

D触发器的R端与所述第二反相器的输入端共接作为所述测试模式总信号驱动电路的第一输入端，所述第二反相器的输出端连接至所述或非门的第一输出端；

所述第三反相器的输入端与所述或非门的第二输入端共接作为所述测试模式总信号驱动电路的第二输入端，所述第三反相器的输出端、所述第一与非门的第一输入端和所述异或门的第一输入端共接，所述第一与非门的第二输入端作为所述所述测试模式总信号驱动电路的第三输入端；

所述第一与非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述D触发器的时钟端连接，所述D触发器的正Q端与所述异或门的第二输入端连接并作为所述测试模式总信号驱动电路的芯片测试模式信号端，所述D触发器的D端连接至电源端；

所述异或门的输出端连接至所述第二与非门的第一输入端，所述或非门的输出端连接至所述第二与非门的第二输入端，所述第二与非门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端与所述振荡器的输入端连接，所述振荡器的输出端作为所述测试模式总信号驱动电路的计时信号输出端。

5.一种测试***，其特征在于，包括测试电池和如权利要求1-4任一项所述的电池保护芯片。

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