CN213341636U - 测试端口保护电路 - Google Patents

Abstract

本实用新型提供了一种测试端口保护电路，包括：正常输出电路，所述正常输出电路的第一端与TEST端电连接，所述正常输出电路的第二端与第一反相器的输出端电连接，所述第一反相器的输入端与DATA端电连接，所述正常输出电路包括高电平采集电路、低电平采集电路和信号输出电路，所述信号输出电路包括上拉保护电路、上拉电路、下拉保护电路和下拉电路；测试输出电路，所述测试输出电路的第一端与TESTDATA端电连接，所述测试输出电路的第二端与所述正常输出电路的第三端电连接。本实用新型所提供的测试端口保护电路，芯片在测试模式下可以正常输出测试信号，在正常工作模式下可以有效的保护测试端口电路和防止静电干扰。

Description

测试端口保护电路

技术领域

本实用新型涉及电路设计领域，特别涉及一种测试端口保护电路。

背景技术

随着集成电路技术的发展，芯片的设计越来越复杂，为了使测试成本保持在合理的限度内，在芯片设计时可采用可测性设计技术，如何能够快速方便的得到芯片各项测试向量是业内急需解决的问题之一。

很多芯片在测试的时候会从正常工作模式切换到测试模式，为了防止在测试状态下的端口状态影响正常模式都会有一定的保护措施，但这些保护措施对外界导入的静电影响考虑不多，容易在整机静电测试过程中出现问题。

实用新型内容

本实用新型提供了一种测试端口保护电路，其目的是为了解决的传统的端口保护电路不能将芯片在不同模式间完全隔离，芯片容易受到外界干扰的问题。

为了达到上述目的，本实用新型的实施例提供了一种测试端口保护电路，包括：

正常输出电路，所述正常输出电路的第一端与TEST端电连接，所述正常输出电路的第二端与第一反相器的输出端电连接，所述第一反相器的输入端与DATA端电连接，所述正常输出电路包括高电平采集电路、低电平采集电路和信号输出电路，所述信号输出电路包括上拉保护电路、上拉电路、下拉保护电路和下拉电路；

测试输出电路，所述测试输出电路的第一端与TESTDATA端电连接，所述测试输出电路的第二端与所述正常输出电路的第三端电连接；

保护电路，所述保护电路的第一端与所述正常输出电路的第四端电连接，所述保护电路的第二端与所述测试输出电路的第三端电连接。

其中，所述高电平采集电路包括：

与非门，所述与非门的第一输入端与所述第一反相器的输出端电连接；

第二反相器，所述第二反相器的输入端与TEST端电连接，所述第二反相器的输出端与所述与非门的第二输入端电连接；

第三反相器，所述第三反相器的输入端与或非门的输出端电连接。

其中，所述低电平采集电路包括：

或非门，所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与TEST端电连接；

第四反相器，所述第四反相器的输入端与所述第三反相器的输出端电连接；

第五反相器，所述第五反相器的输入端与所述与非门的输出端电连接，所述第五反相器的输出端与第六反相器的输入端电连接。

其中，所述上拉保护电路包括：

第一PMOS管，所述第一PMOS管的源极端分别与电源端和所述第一PMOS管的衬底端电连接，所述第一PMOS管的栅极端与所述第一PMOS管的源极端电连接；

第二PMOS管，所述第二PMOS管的源极端与所述第一PMOS管的漏极端电连接，所述第二PMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第二PMOS管的衬底端与所述第一PMOS管的衬底端电连接；

第一NMOS管，所述第一NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第一NMOS管的栅极端分别与所述第二PMOS管的栅极端和OUT端电连接，所述第一NMOS管的源极端分别与所述第一NMOS管的衬底端和接地端电连接。

其中，所述上拉电路包括：

第三PMOS管，所述第三PMOS管的源极端分别与电源端和所述第三PMOS管的衬底端电连接，所述第三PMOS管的栅极端与所述第四反相器的输出端电连接；

第四PMOS管，所述第四PMOS管的源极端与所述第三PMOS管的漏极端电连接，所述第四PMOS管的衬底端与所述第三PMOS管的衬底端电连接，所述第四PMOS管的栅极端与所述第二PMOS管的漏极端电连接，所述第四PMOS管的漏极端与所述第一NMOS管的栅极端电连接。

其中，所述下拉保护电路包括：

第五PMOS管，所述第五PMOS管的源极端分别与电源端和所述第五PMOS管的衬底端电连接；

第二NMOS管，所述第二NMOS管的漏极端与所述第五PMOS管的漏极端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第二NMOS管的源极端电连接，所述第三NMOS管的衬底端与所述第二NMOS管的衬底端电连接，所述第三NMOS管的栅极端分别与所述第五PMOS管的栅极端和所述第三NMOS管的源极端电连接，所述第三NMOS管的源极端分别与所述第三NMOS管的衬底端和接地端电连接。

其中，所述下拉电路包括：

第四NMOS管，所述第四NMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第四NMOS管的栅极端与所述第五PMOS管的漏极端电连接；

第五NMOS管，所述第五NMOS管的漏极端与所述第四NMOS管的源极端电连接，所述第五NMOS管的衬底端与所述第四NMOS管的衬底端电连接，所述第五NMOS管的栅极端与所述第六反相器的输出端电连接，所述第五NMOS管的源极端分别与所述第五NMOS管的衬底端和接地端电连接。

其中，所述测试输出电路包括：

第一三态门，所述第一三态门的第一输入端与所述TESTDATA端电连接，所述第一三态门的第二输入端与所述第二反相器的输出端电连接；

第二三态门，所述第二三态门的第一输入端与所述第一三态门的输出端电连接，所述第二三态门的第二输入端与所述第一三态门的第二输入端电连接。

其中，所述保护电路包括：

第六PMOS管，所述第六PMOS管的源极端分别与电源端和所述第六PMOS管的衬底端电连接，所述第六PMOS管的栅极端与所述第二反相器的输入端电连接，所述第六PMOS管的漏极端与所述第一三态门的输出端电连接；

第六NMOS管，所述第六NMOS管的漏极端与所述第二三态门的输出端电连接，所述第六NMOS管的栅极端与所述第二三态门的第二输入端电连接，所述第六NMOS管的源极端分别与所述第六NMOS管的衬底端和接地端电连接。

其中，还包括：

第一电阻，所述第一电阻的第一端与所述第六NMOS管的漏极端电连接；

第二电阻，所述第二电阻的第一端与所述第一电阻的第二端电连接，所述第二电阻的第二端分别与所述第四PMOS管的漏极端和OUT端电连接；

第三电阻，所述第三电阻的第一端与所述第二电阻的第二端电连接；

第四电阻，所述第四电阻的第一端与所述第三电阻的第二端电连接，所述第四电阻的第二端与所述第二NMOS管的栅极端电连接；

第七NMOS管，所述第七NMOS管的漏极端与所述第四电阻的第二端电连接，所述第七NMOS管的栅极端与所述第七NMOS管的源极端电连接，所述第七NMOS管的源极端分别与所述第七NMOS管的衬底端和接地端电连接。

本实用新型的上述方案有如下的有益效果：

本实用新型的上述实施例所述的测试端口保护电路，芯片在测试模式下可以正常输出测试信号，在正常工作模式下可以有效的保护测试端口电路和防止静电干扰，实现对测试端口的保护，保证芯片在正常模式和测试模式两种状态完全隔离，防止芯片在正常模式下因外界干扰而进入测试模式或者不定态模式。

附图说明

图1是本实用新型的具体电路图；

图2是本实用新型的工作流程图。

【附图标记说明】

1-第一反相器；2-与非门；3-第二反相器；4-第三反相器；5-或非门；6-第四反相器；7-第五反相器；8-第六反相器；9-第一PMOS管；10-第二PMOS管；11-第一NMOS管；12-第三PMOS管；13-第四PMOS管；14-第五PMOS管；15-第二NMOS管；16-第三NMOS管；17-第四NMOS管；18-第五NMOS管；19-第一三态门；20-第二三态门；21-第六PMOS管；22-第六NMOS管；23-第一电阻；24-第二电阻；25-第三电阻；26-第四电阻；27-第七NMOS管。

具体实施方式

为使本实用新型要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本实用新型针对现有的端口保护电路不能将芯片在不同模式间完全隔离，芯片容易受到外界干扰的问题，提供了一种测试端口保护电路。

如图1至图2所示，本实用新型的实施例提供了一种测试端口保护电路，包括：正常输出电路，所述正常输出电路的第一端与TEST端电连接，所述正常输出电路的第二端与第一反相器1的输出端电连接，所述第一反相器1的输入端与DATA端电连接，所述正常输出电路包括高电平采集电路、低电平采集电路和信号输出电路，所述信号输出电路包括上拉保护电路、上拉电路、下拉保护电路和下拉电路；测试输出电路，所述测试输出电路的第一端与TESTDATA端电连接，所述测试输出电路的第二端与所述正常输出电路的第三端电连接；保护电路，所述保护电路的第一端与所述正常输出电路的第四端电连接，所述保护电路的第二端与所述测试输出电路的第三端电连接。

本实用新型的上述实施例所述的测试端口保护电路，为实现芯片在测试模式和正常模式下都能够正确工作，且具备相应的抗静电及外部干扰能力，采用所述正常输出电路、所述测试输出电路和所述保护电路。所述保护电路的所述第六PMOS管21和所述第六NMOS管22在芯片处于正常工作模式和测试模式的时候提供一个对电源和对地的泄放通路，防止由端口引入的电流干扰或者破坏内部结构，再配合输出端口的ESD结构，达到了保护输出端口的目的。

其中，所述高电平采集电路包括：与非门2，所述与非门2的第一输入端与所述第一反相器1的输出端电连接；第二反相器3，所述第二反相器3的输入端与TEST端电连接，所述第二反相器3的输出端与所述与非门2的第二输入端电连接；第三反相器4，所述第三反相器4的输入端与或非门5的输出端电连接。

本实用新型的上述实施例所述的测试端口保护电路，所述高电平采集电路包括所述与非门2、所述第二反相器3和所述第三反相器4，所述与非门2的第一输入端用于接收芯片的数据信号，所述与非门2的第二输入端用于接收测试模式控制信号。

其中，所述低电平采集电路包括：或非门5，所述或非门5的第一输入端与所述第一反相器1的输出端电连接，所述或非门5的第二输入端与TEST端电连接；第四反相器6，所述第四反相器6的输入端与所述第三反相器4的输出端电连接；第五反相器7，所述第五反相器7的输入端与所述与非门2的输出端电连接，所述第五反相器7的输出端与第六反相器8的输入端电连接。

本实用新型的上述实施例所述的测试端口保护电路，所述低电平采集电路包括所述或非门5、所述第四反相器6和所述第五反相器7，所述或非门5的第一输入端用于接收芯片的数据信号，所述或非门5的第二输入端用于接收测试模式控制信号。

其中，所述上拉保护电路包括：第一PMOS管9，所述第一PMOS管9的源极端分别与电源端和所述第一PMOS管9的衬底端电连接，所述第一PMOS管9的栅极端与所述第一PMOS管9的源极端电连接；第二PMOS管10，所述第二PMOS管10的源极端与所述第一PMOS管9的漏极端电连接，所述第二PMOS管10的栅极端与所述第一PMOS管9的栅极端电连接，所述第二PMOS管10的衬底端与所述第一PMOS管9的衬底端电连接；第一NMOS管11，所述第一NMOS管11的漏极端与所述第二PMOS管10的漏极端电连接，所述第一NMOS管11的栅极端分别与所述第二PMOS管10的栅极端和OUT端电连接，所述第一NMOS管11的源极端分别与所述第一NMOS管11的衬底端和接地端电连接。

其中，所述上拉电路包括：第三PMOS管12，所述第三PMOS管12的源极端分别与电源端和所述第三PMOS管12的衬底端电连接，所述第三PMOS管12的栅极端与所述第四反相器6的输出端电连接；第四PMOS管13，所述第四PMOS管13的源极端与所述第三PMOS管12的漏极端电连接，所述第四PMOS管13的衬底端与所述第三PMOS管12的衬底端电连接，所述第四PMOS管13的栅极端与所述第二PMOS管10的漏极端电连接，所述第四PMOS管13的漏极端与所述第一NMOS管11的栅极端电连接。

其中，所述下拉保护电路包括：第五PMOS管14，所述第五PMOS管14的源极端分别与电源端和所述第五PMOS管14的衬底端电连接；第二NMOS管15，所述第二NMOS管15的漏极端与所述第五PMOS管14的漏极端电连接；第三NMOS管16，所述第三NMOS管16的漏极端与所述第二NMOS管15的源极端电连接，所述第三NMOS管16的衬底端与所述第二NMOS管15的衬底端电连接，所述第三NMOS管16的栅极端分别与所述第五PMOS管14的栅极端和所述第三NMOS管16的源极端电连接，所述第三NMOS管16的源极端分别与所述第三NMOS管16的衬底端和接地端电连接。

其中，所述下拉电路包括：第四NMOS管17，所述第四NMOS管17的漏极端与所述第四PMOS管13的漏极端电连接，所述第四NMOS管17的栅极端与所述第五PMOS管14的漏极端电连接；第五NMOS管18，所述第五NMOS管18的漏极端与所述第四NMOS管17的源极端电连接，所述第五NMOS管18的衬底端与所述第四NMOS管17的衬底端电连接，所述第五NMOS管18的栅极端与所述第六反相器8的输出端电连接，所述第五NMOS管18的源极端分别与所述第五NMOS管18的衬底端和接地端电连接。

其中，所述测试输出电路包括：第一三态门19，所述第一三态门19的第一输入端与所述TESTDATA端电连接，所述第一三态门19的第二输入端与所述第二反相器3的输出端电连接；第二三态门20，所述第二三态门20的第一输入端与所述第一三态门19的输出端电连接，所述第二三态门20的第二输入端与所述第一三态门19的第二输入端电连接。

其中，所述保护电路包括：第六PMOS管21，所述第六PMOS管21的源极端分别与电源端和所述第六PMOS管21的衬底端电连接，所述第六PMOS管21的栅极端与所述第二反相器3的输入端电连接，所述第六PMOS管21的漏极端与所述第一三态门19的输出端电连接；第六NMOS管22，所述第六NMOS管22的漏极端与所述第二三态门20的输出端电连接，所述第六NMOS管22的栅极端与所述第二三态门20的第二输入端电连接，所述第六NMOS管22的源极端分别与所述第六NMOS管22的衬底端和接地端电连接。

其中，还包括：第一电阻23，所述第一电阻23的第一端与所述第六NMOS管22的漏极端电连接；第二电阻24，所述第二电阻24的第一端与所述第一电阻23的第二端电连接，所述第二电阻24的第二端分别与所述第四PMOS管13的漏极端和OUT端电连接；第三电阻25，所述第三电阻25的第一端与所述第二电阻24的第二端电连接；第四电阻26，所述第四电阻26的第一端与所述第三电阻25的第二端电连接，所述第四电阻26的第二端与所述第二NMOS管15的栅极端电连接；第七NMOS管27，所述第七NMOS管27的漏极端与所述第四电阻26的第二端电连接，所述第七NMOS管27的栅极端与所述第七NMOS管27的源极端电连接，所述第七NMOS管27的源极端分别与所述第七NMOS管27的衬底端和接地端电连接。

本实用新型的上述实施例所述的测试端口保护电路，芯片在工作的时候处于两种模式：测试模式和正常工作模式，如图2所示，芯片在输入测试信号无效的时候进入测试模式，芯片的GPIO端口输出正常的工作信号和数据，同时保护测试输出端口的所述保护电路的所述第六PMOS管21和所述第六NMOS管22导通开始工作，泄放串扰的电流和静电电流。在输入测试信号使能有效的时候，芯片进入测试模式，复用正常的GPIO端口输出测试信号，同时测试端口所述保护电路的所述第六PMOS管21和所述第六NMOS管22关闭，不再泄放电流，保证正常的输出测试值，保证了芯片在正常工作模式下受到外部静电或者其他串扰时，可通过下拉所述第六PMOS管21和所述第六NMOS管22泄放干扰电流到地，并在外部电流过大击穿所述第一三态门19和所述第二三态门20时由上拉所述第六PMOS管21和所述第六NMOS管22将电流泄放到电源，提高了芯片的可靠性和抗干扰能力。

以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (1)

1.一种测试端口保护电路，其特征在于，包括：

正常输出电路，所述正常输出电路的第一端与TEST端电连接，所述正常输出电路的第二端与第一反相器的输出端电连接，所述第一反相器的输入端与DATA端电连接，所述正常输出电路包括高电平采集电路、低电平采集电路和信号输出电路，所述信号输出电路包括上拉保护电路、上拉电路、下拉保护电路和下拉电路；

测试输出电路，所述测试输出电路的第一端与TESTDATA端电连接，所述测试输出电路的第二端与所述正常输出电路的第三端电连接；

保护电路，所述保护电路的第一端与所述正常输出电路的第四端电连接，所述保护电路的第二端与所述测试输出电路的第三端电连接；

所述高电平采集电路包括：

与非门，所述与非门的第一输入端与所述第一反相器的输出端电连接；

第二反相器，所述第二反相器的输入端与TEST端电连接，所述第二反相器的输出端与所述与非门的第二输入端电连接；

第三反相器，所述第三反相器的输入端与或非门的输出端电连接；

所述低电平采集电路包括：

或非门，所述或非门的第一输入端与所述第一反相器的输出端电连接，所述或非门的第二输入端与TEST端电连接；

第四反相器，所述第四反相器的输入端与所述第三反相器的输出端电连接；

第五反相器，所述第五反相器的输入端与所述与非门的输出端电连接，所述第五反相器的输出端与第六反相器的输入端电连接；

所述上拉保护电路包括：

第一PMOS管，所述第一PMOS管的源极端分别与电源端和所述第一PMOS管的衬底端电连接，所述第一PMOS管的栅极端与所述第一PMOS管的源极端电连接；

第二PMOS管，所述第二PMOS管的源极端与所述第一PMOS管的漏极端电连接，所述第二PMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第二PMOS管的衬底端与所述第一PMOS管的衬底端电连接；

第一NMOS管，所述第一NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第一NMOS管的栅极端分别与所述第二PMOS管的栅极端和OUT端电连接，所述第一NMOS管的源极端分别与所述第一NMOS管的衬底端和接地端电连接；

所述上拉电路包括：

第三PMOS管，所述第三PMOS管的源极端分别与电源端和所述第三PMOS管的衬底端电连接，所述第三PMOS管的栅极端与所述第四反相器的输出端电连接；

第四PMOS管，所述第四PMOS管的源极端与所述第三PMOS管的漏极端电连接，所述第四PMOS管的衬底端与所述第三PMOS管的衬底端电连接，所述第四PMOS管的栅极端与所述第二PMOS管的漏极端电连接，所述第四PMOS管的漏极端与所述第一NMOS管的栅极端电连接；

所述下拉保护电路包括：

第五PMOS管，所述第五PMOS管的源极端分别与电源端和所述第五PMOS管的衬底端电连接；

第二NMOS管，所述第二NMOS管的漏极端与所述第五PMOS管的漏极端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第二NMOS管的源极端电连接，所述第三NMOS管的衬底端与所述第二NMOS管的衬底端电连接，所述第三NMOS管的栅极端分别与所述第五PMOS管的栅极端和所述第三NMOS管的源极端电连接，所述第三NMOS管的源极端分别与所述第三NMOS管的衬底端和接地端电连接；

所述下拉电路包括：

第四NMOS管，所述第四NMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第四NMOS管的栅极端与所述第五PMOS管的漏极端电连接；

第五NMOS管，所述第五NMOS管的漏极端与所述第四NMOS管的源极端电连接，所述第五NMOS管的衬底端与所述第四NMOS管的衬底端电连接，所述第五NMOS管的栅极端与所述第六反相器的输出端电连接，所述第五NMOS管的源极端分别与所述第五NMOS管的衬底端和接地端电连接；

所述测试输出电路包括：

第一三态门，所述第一三态门的第一输入端与所述TESTDATA端电连接，所述第一三态门的第二输入端与所述第二反相器的输出端电连接；

第二三态门，所述第二三态门的第一输入端与所述第一三态门的输出端电连接，所述第二三态门的第二输入端与所述第一三态门的第二输入端电连接；

所述保护电路包括：

第六PMOS管，所述第六PMOS管的源极端分别与电源端和所述第六PMOS管的衬底端电连接，所述第六PMOS管的栅极端与所述第二反相器的输入端电连接，所述第六PMOS管的漏极端与所述第一三态门的输出端电连接；

第六NMOS管，所述第六NMOS管的漏极端与所述第二三态门的输出端电连接，所述第六NMOS管的栅极端与所述第二三态门的第二输入端电连接，所述第六NMOS管的源极端分别与所述第六NMOS管的衬底端和接地端电连接；

还包括：

第一电阻，所述第一电阻的第一端与所述第六NMOS管的漏极端电连接；

第二电阻，所述第二电阻的第一端与所述第一电阻的第二端电连接，所述第二电阻的第二端分别与所述第四PMOS管的漏极端和OUT端电连接；

第三电阻，所述第三电阻的第一端与所述第二电阻的第二端电连接；

第四电阻，所述第四电阻的第一端与所述第三电阻的第二端电连接，所述第四电阻的第二端与所述第二NMOS管的栅极端电连接；

第七NMOS管，所述第七NMOS管的漏极端与所述第四电阻的第二端电连接，所述第七NMOS管的栅极端与所述第七NMOS管的源极端电连接，所述第七NMOS管的源极端分别与所述第七NMOS管的衬底端和接地端电连接。

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