CN114204937B - 一种分频器电路及频率合成器 - Google Patents

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CN114204937B CN202210139588.3A CN202210139588A CN114204937B CN 114204937 B CN114204937 B CN 114204937B CN 202210139588 A CN202210139588 A CN 202210139588A CN 114204937 B CN114204937 B CN 114204937B
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Abstract

本发明涉及集成电路领域，公开了一种分频器电路及频率合成器，包括相位偏移单元、整数分频器及相位控制单元，相位控制单元的输入端输入参数i，在输出时钟信号的每个周期内相位控制单元均会输出i次脉冲，然后相位偏移单元输出第i个偏移时钟信号，i每增加1时整数分频器的输入时钟信号的相位就延迟
Figure 349373DEST_PATH_IMAGE001
，整数分频器的输出时钟信号就要延迟
Figure 614263DEST_PATH_IMAGE002
个初始时钟信号的周期，最终分频器电路的分频比为
Figure 681576DEST_PATH_IMAGE003
，分频比的变化步径为
Figure 100004_DEST_PATH_IMAGE004
，比现有技术中的分频比的变化步径小，从而减小了输出信号的抖动，提升了输出信号的稳定性。

Description

一种分频器电路及频率合成器
技术领域
本发明涉及集成电路设计领域，特别是涉及一种分频器电路及频率合成器。
背景技术
在集成电路领域中常使用频率合成器对输入信号进行倍频，频率合成器的倍频功能本质上是通过分频器电路实现的。有时需要分频器电路的分频比为小数，例如分频比N=M+F，其中M为整数，F为小数，现有技术常采用让整数分频器电路的分频比在M到M+1之间变化，调节分频比为M的输出信号以及分频比为M+1的输出信号在时间上的占比实现分频比N=M+F的目的。但是当分频比改变时频率合成器的输出信号会出现抖动，且输出信号的抖动与分频比的变化步径呈正相关，现有技术中的整数分频器的分频比的变化步径为1，输出信号的抖动比较大，会对输出信号的稳定性造成不利影响。
发明内容
本发明的目的是提供一种分频器电路及频率合成器，在实现对初始时钟信号以任意小数分频比进行分频的基础上，减小分频比的变化步径，从而减小输出信号的抖动，提升输出信号的稳定性。
为解决上述技术问题，本发明提供了一种分频器电路，包括相位偏移单元、整数分频器及相位控制单元；
所述相位偏移单元用于基于初始时钟信号生成
Figure 17784DEST_PATH_IMAGE001
个偏移时钟信号，并输出第i个所述偏移时钟信号，其中i为所述相位控制单元的输入端输入的参数，
Figure 20375DEST_PATH_IMAGE001
个所述偏移时钟信号的频率与所述初始时钟信号的频率相同且相邻两个所述偏移时钟信号之间的相位差为
Figure 747023DEST_PATH_IMAGE002
，i为正整数，k为不小于2的正整数；
所述整数分频器用于基于所述整数分频器的输入时钟信号生成频率为所述输入时钟信号的频率的1/M的输出时钟信号，M为正整数；
所述相位控制单元用于在所述输出时钟信号的一个周期内生成i次脉冲；
所述相位偏移单元的输入端用于输入初始时钟信号，所述相位偏移单元的输出端与所述整数分频器的输入端连接，所述整数分频器的输出端为所述分频器电路的输出端与所述相位控制单元的控制端连接，所述相位控制单元的输出端与所述相位偏移单元的控制端连接。
优选的，所述相位控制单元包括触发器、复位单元及触发器控制单元；
所述复位单元的输入端为所述相位控制单元的控制端，所述触发器控制单元的输入端为所述相位控制单元的输入端，所述触发器的正输出端为所述相位控制单元的输出端；
所述复位单元的输出端与所述触发器控制单元的控制端连接，所述触发器控制单元的输出端与所述触发器的输入端连接，所述触发器的时钟信号输入端与所述整数分频器的输入端连接；
所述触发器的时钟信号输入端用于输入时钟信号，所述触发器用于在所述时钟信号为上升沿时输出所述触发器的输入端对应的电平，在所述时钟信号为下降沿时输出低电平；
所述复位单元用于在所述输出时钟信号的一个周期内控制所述触发器控制单元工作一次，所述触发器控制单元用于控制所述触发器的输入端的电平以便所述触发器输出i次脉冲。
优选的，所述触发器控制单元包括温度计编码转换器及
Figure 550768DEST_PATH_IMAGE001
个触发器控制子单元，所述触发器控制子单元包括双路选择器及第一D触发器；
所述温度计编码转换器的输入端为所述触发器控制单元的输入端，
Figure 182607DEST_PATH_IMAGE001
个所述触发器控制子单元的控制端为所述触发器控制单元的控制端，
Figure 254468DEST_PATH_IMAGE001
个所述触发器控制子单元的第一输入端与
Figure 249273DEST_PATH_IMAGE001
个所述触发器控制子单元的输出端依次串联，串联后的电路的一端接地，串联后的电路的另一端与所述触发器的输入端连接，所述温度计编码转换器的
Figure 787701DEST_PATH_IMAGE001
个输出端与
Figure 782202DEST_PATH_IMAGE001
个所述触发器控制子单元的第二输入端一一对应连接；
所述双路选择器的第一输入端为所述触发器控制子单元的第一输入端，所述双路选择器的第二输入端为所述触发器控制子单元的第二输入端，所述双路选择器的控制端为所述触发器控制子单元的控制端，所述双路选择器的输出端与所述第一D触发器的输入端连接，所述第一D触发器的同相输出端为所述触发器控制子单元的输出端，所述第一D触发器的时钟信号输入端与所述整数分频器的输入端连接；
所述温度计编码转换器用于输出i对应的温度计编码，所述温度计编码的位数为
Figure 516809DEST_PATH_IMAGE001
位，所述双路选择器用于在所述复位单元输出第一电平时输出所述双路选择器的第一输入端的值，在所述复位单元输出第二电平时输出所述双路选择器的第二输入端的值。
优选的，所述复位单元包括第二D触发器及与门；
所述第二D触发器的同相输入端为所述复位单元的输入端，所述与门的输出端为所述复位单元的输出端；
所述第二D触发器的反向输出端与所述与门的第一输入端连接，所述第二D触发器的时钟信号输入端分别与所述整数分频器的输入端及所述与门的第二输入端连接。
优选的，所述相位偏移单元包括相位产生器、多路选择器及相位偏移控制模块，所述相位偏移控制模块包括k个第三D触发器；
所述相位产生器用于基于所述初始时钟信号生成
Figure 545945DEST_PATH_IMAGE001
个所述偏移时钟信号；
所述相位偏移控制模块用于基于所述相位控制单元输出的脉冲的次数生成相位偏移控制信号；
所述多路选择器用于输出与所述相位偏移控制信号对应的偏移时钟信号；
所述相位产生器的输入端为所述相位偏移单元的输入端，所述相位产生器的
Figure 255275DEST_PATH_IMAGE001
个输出端一一对应地与所述多路选择器的输入端连接，所述多路选择器的输出端为所述相位偏移单元的输出端，所述多路选择器的控制端与所述相位偏移控制模块的输出端连接，所述相位偏移控制模块的输入端为所述相位偏移单元的控制端；
k个所述第三D触发器的时钟信号输入端与k个所述第三D触发器的同相输出端依次串联，第一个第三D触发器的时钟信号输入端为所述相位偏移控制模块的输入端，第k个第三D触发器的同相输出端为所述相位偏移控制模块的输出端，所述第三D触发器的同相输入端与所述第三D触发器的反向输出端连接。
优选的，所述触发器包括第一三态反相器、第二三态反相器、第三三态反相器、第一反相器、第二反相器、第三反向器、第四反相器、第五反相器及与非门；
所述第一三态反相器的输入端为所述触发器的输入端，所述第一反相器的输入端为所述触发器的时钟信号输入端，所述第四反相器的输出端为所述触发器的正输出端；
所述第一三态反相器的时钟信号输入端、所述第二三态反相器的时钟信号输入端以及所述第三三态反相器的时钟信号输入端均与所述第一反相器的输入端连接，所述第一三态反相器的反相时钟信号输入端、所述第二三态反相器的反相时钟信号输入端以及所述第三三态反相器的反相时钟信号输入端均与所述第一反相器的输出端连接；
所述第一三态反相器的输出端分别与所述第二三态反相器的输出端及所述第二反相器的输入端连接，所述第二三态反相器的输入端及所述第二反相器的输出端连接且连接的公共端与所述第三三态反相器的输入端连接，所述第三三态反相器的输出端分别与所述第三反相器的输入端、所述第四反相器的输入端及所述与非门的输出端连接，所述第三反向器的输出端与所述第五反相器的输入端连接且连接的公共端与所述与非门的第一输入端连接，所述与非门的第二输入端与所述第一反向器的输入端连接。
为解决上述技术问题，本发明还提供了一种频率合成器，包括上述的分频器电路。
本发明的有益效果为：提供了一种分频器电路及频率合成器，包括相位偏移单元、整数分频器及相位控制单元，相位控制单元的输入端输入参数i，在整数分频器的输出时钟信号的每个周期内相位控制单元均会输出i次脉冲，然后相位偏移单元输出第i个偏移时钟信号，由于偏移时钟信号的周期与初始时钟信号的周期一致且相邻两个偏移时钟信号之间的相位差为
Figure 127285DEST_PATH_IMAGE002
，所以i每增加1时整数分频器的输入时钟信号的相位就延迟
Figure 275369DEST_PATH_IMAGE002
，整数分频器的输出时钟信号就要延迟
Figure 831115DEST_PATH_IMAGE003
个初始时钟信号的周期，最终分频器电路的分频比为
Figure 429456DEST_PATH_IMAGE004
，分频比的变化步径为
Figure 132970DEST_PATH_IMAGE003
，比现有技术中的分频比的变化步径小，从而减小了输出信号的抖动，提升了输出信号的稳定性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种分频器电路的结构示意图；
图2（a）为本发明提供的一种分频器电路的部分电路图；
图2（b）为本发明提供的一种分频器电路的另一部分电路图；
图3为本发明提供的一种触发器的电路图。
具体实施方式
本发明的核心是提供一种分频器电路及频率合成器，在实现对初始时钟信号以任意小数分频比进行分频的基础上，减小分频比的变化步径，从而减小输出信号的抖动，提升输出信号的稳定性。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明提供的一种分频器电路的结构示意图，该电路包括相位偏移单元001、整数分频器002及相位控制单元003；
相位偏移单元001用于基于初始时钟信号生成
Figure 756849DEST_PATH_IMAGE001
个偏移时钟信号，并输出第i个偏移时钟信号，其中i为相位控制单元003的输入端输入的参数，
Figure 885211DEST_PATH_IMAGE001
个偏移时钟信号的频率与初始时钟信号的频率相同且相邻两个偏移时钟信号之间的相位差为
Figure 998660DEST_PATH_IMAGE002
，i为正整数，k为不小于2的正整数；
整数分频器002用于基于整数分频器002的输入时钟信号生成频率为输入时钟信号的频率的1/M的输出时钟信号，M为正整数；
相位控制单元003用于在输出时钟信号的一个周期内生成i次脉冲；
相位偏移单元001的输入端用于输入初始时钟信号，相位偏移单元001的输出端与整数分频器002的输入端连接，整数分频器002的输出端为分频器电路的输出端与相位控制单元003的控制端连接，相位控制单元003的输出端与相位偏移单元001的控制端连接。
现有技术中为实现分频器电路的分频比为小数的目的，通常以1为变化步径调整分频器电路的分频比，但是存在分频比的变化步径较大容易引起分频器电路的输出信号波动的问题。
为解决上述技术问题，本申请提供了一种分频器电路，包括相位偏移单元001、整数分频器002及相位控制单元003。整数分频器002是利用输入时钟信号的边沿对输入时钟信号进行分频的，基于上述原理，本申请通过将输入时钟信号的相位延迟
Figure 330416DEST_PATH_IMAGE005
个初始时钟信号的周期实现以
Figure 7254DEST_PATH_IMAGE003
为变化步径调整分频器电路的分频比的目的。
图1为本发明提供的一种分频器电路的结构示意图，i为相位控制单元003的输入，Fin为初始时钟信号，Fbk为输出时钟信号。
具体的，整数分频器002实现按照分频器电路的分频比的整数部分对初始时钟信号进行分频的功能，相位偏移单元001基于初始时钟信号生成频率与初始时钟信号的频率一致的偏移时钟信号且相邻两个偏移时钟信号的相位差为
Figure 599909DEST_PATH_IMAGE002
，相位控制单元003在整数分频器002的输出时钟信号的每一个周期内产生i次脉冲，然后相位偏移单元001会向整数分频器002输出第i个偏移时钟信号，第i个偏移时钟信号的周期与初始时钟信号的周期一致，第i个偏移时钟信号的相位与第i-1个偏移时钟信号之间的相位差为
Figure 290784DEST_PATH_IMAGE002
，所以i每增加1时，整数分频器002的输出时钟信号就要延迟
Figure 155841DEST_PATH_IMAGE003
个初始时钟信号的周期，实现以
Figure 855944DEST_PATH_IMAGE003
为变化步径调整分频器电路的分频比的目的，其中k可根据实际应用进行设置，k为不小于2的正整数。
此外，本身请提供的分频器电路中的参数i增加的数值可根据实际使用场景进行调整，当i每次增加1时，本申请中分频器电路的分频比的变化步径为
Figure 303106DEST_PATH_IMAGE003
，输出时钟信号的波动最小；若对输出时钟信号的精度要求相对较低，可适当增加i逐次递增的程度，例如i每次增加2，那么本申请中分频器电路的分频比的变化步径为
Figure 414150DEST_PATH_IMAGE006
。
综上，本申请提供的一种分频器电路，在实现对初始时钟信号以任意小数分频比进行分频的基础上，将分频比的变化步径由1变为
Figure 517235DEST_PATH_IMAGE003
，从而减小了输出信号的抖动，提升了输出信号的稳定性。
在上述实施例的基础上：
作为一种优选的实施例，相位控制单元003包括触发器031、复位单元032及触发器控制单元；
复位单元032的输入端为相位控制单元003的控制端，触发器控制单元的输入端为相位控制单元003的输入端，触发器031的正输出端为相位控制单元003的输出端；
复位单元032的输出端与触发器控制单元的控制端连接，触发器控制单元的输出端与触发器031的输入端连接，触发器031的时钟信号输入端与整数分频器002的输入端连接；
触发器031的时钟信号输入端用于输入时钟信号，触发器031用于在时钟信号为上升沿时输出触发器031的输入端对应的电平，在时钟信号为下降沿时输出低电平；
复位单元032用于在输出时钟信号的一个周期内控制触发器控制单元工作一次，触发器控制单元用于控制触发器031的输入端的电平以便触发器031输出i次脉冲。
在本实施例中，相位控制单元003包括触发器031、复位单元032及触发器控制单元，以实现在输出时钟信号的每个周期内生成i次脉冲的目的。
具体的，首先复位单元032在输出时钟信号的一个周期内才会控制触发器控制单元工作一次，触发器控制单元的输入端作为相位控制单元003的输入端用于输入参数i并通过控制触发器031的输入端的电平以便触发器031在输出时钟信号的一个周期内输出i次脉冲，当i的大小改变时，触发器031输出脉冲的次数也会发生改变，使相位偏移单元001输出相位延迟的偏移时钟信号，进而实现小数分频的目的。
此外，本申请中的触发器031有别于一般的D触发器，通常D触发器用于在时钟信号的上升沿来临时输出触发器031的输入端对应的电平，其他时刻保持上一个采样时刻的输出端的值；本发明中的触发器031用于在时钟信号为上升沿来临时输出触发器031的输入端对应的电平，在时钟信号的下降沿来临时触发器031的输出端输出低电平并保持至时钟信号的下一个上升沿来临时。对于本申请中的触发器031的具体结构不作特别限定，只要能够实现上述功能即可。
作为一种优选的实施例，触发器控制单元包括温度计编码转换器331及
Figure 348925DEST_PATH_IMAGE001
个触发器控制子单元332，触发器控制子单元332包括双路选择器及第一D触发器；
温度计编码转换器331的输入端为触发器控制单元的输入端，
Figure 837544DEST_PATH_IMAGE001
个触发器控制子单元332的控制端为触发器控制单元的控制端，
Figure 604643DEST_PATH_IMAGE001
个触发器控制子单元332的第一输入端与
Figure 444292DEST_PATH_IMAGE001
个触发器控制子单元332的输出端依次串联，串联后的电路的一端接地，串联后的电路的另一端与触发器031的输入端连接，温度计编码转换器331的
Figure 79673DEST_PATH_IMAGE001
个输出端与
Figure 642372DEST_PATH_IMAGE001
个触发器控制子单元332的第二输入端一一对应连接；
双路选择器的第一输入端为触发器控制子单元332的第一输入端，双路选择器的第二输入端为触发器控制子单元332的第二输入端，双路选择器的控制端为触发器控制子单元332的控制端，双路选择器的输出端与第一D触发器的输入端连接，第一D触发器的同相输出端为触发器控制子单元332的输出端，第一D触发器的时钟信号输入端与整数分频器002的输入端连接；
温度计编码转换器331用于输出i对应的温度计编码，温度计编码的位数为
Figure 705006DEST_PATH_IMAGE001
位，双路选择器用于在复位单元032输出第一电平时输出双路选择器的第一输入端的值，在复位单元032输出第二电平时输出双路选择器的第二输入端的值。
请参照图2（a）与图2（b），其中图2（a）为本发明提供的一种分频器电路的部分电路图，图2（b）为本发明提供的一种分频器电路的另一部分电路图。在本实施例中，温度计编码转换器331的输入端为触发器控制单元的输入端也即为相位控制单元003的输入端，通过温度计编码转换器331的输入端输入参数i，温度计编码变换器的输出共
Figure 235213DEST_PATH_IMAGE001
位，温度计编码转换器331的输出从第0位至第
Figure 674285DEST_PATH_IMAGE001
位连续为1的个数等于输入参数i对应的十进制数，例如输入i=3，温度计编码转换器331的输出为111。
将温度计编码转换器331的
Figure 91491DEST_PATH_IMAGE001
个输出端与
Figure 511977DEST_PATH_IMAGE001
个双路选择器的第二输入端一一对应连接，双路选择器的控制端与复位单元032的输出端连接，当复位单元032输出第一电平时双路选择器输出双路选择器的第一输入端的值，当复位单元032输出第二电平时双路选择器输出双路选择器的第二输入端的值。当复位单元032输出第二电平时，触发器控制子单元332中的第一D触发器的输入端的值为双路选择器的第二输入端的值也即为温度计编码转化器的输出中的对应位的值，当第一D触发器的时钟信号输入端输入的时钟信号也即相位偏移单元001输出的分频时钟信号的下一个上升沿来临时，
Figure 873688DEST_PATH_IMAGE001
个第一D触发器的输出的值为温度计编码转换器331输出的值。当分频时钟信号的上升沿来临时，复位单元032的输出变为第一电平，触发器控制子单元332中的第一D触发器的输入端的值为双路选择器的第一输入端的值，各个第一D触发器构成一个移位寄存器，当分频时钟信号的上升沿来临时触发器031的输出端会依次输出各个第一D触发器的输出端的值，当分频时钟信号的下降沿来临时，触发器031的输出端的值变为0。
综上，可以得出复位单元032的输出信号的每个周期内，触发器031会输出一定次数的脉冲，脉冲的次数等于温度计编码转换器331的输出中1的个数也即等于i。
作为一种优选的实施例，复位单元032包括第二D触发器及与门；
第二D触发器的同相输入端为复位单元032的输入端，与门的输出端为复位单元032的输出端；
第二D触发器的反向输出端与与门的第一输入端连接，第二D触发器的时钟信号输入端分别与整数分频器002的输入端及与门的第二输入端连接。
请参照图2（a）与图2（b），其中图2（a）为本发明提供的一种分频器电路的部分电路图，图2（b）为本发明提供的一种分频器电路的另一部分电路图。在本实施例中，复位单元032包括第二D触发器及与门，在整数分频器002输出的输出时钟信号的每一个周期内，复位单元032会输出一个复位信号。
具体的，第二D触发器的时钟信号输入端输入分频时钟信号，第二D触发器的同相输入端输入整数分频输出的输出时钟信号，第二D触发器的反相输出端输出整数分频器002输出的输出时钟信号延时T后的信号的反相信号，该信号与分频时钟信号经过与门后输出高电平的脉宽为T，周期为Tbk的信号，T为初始时钟信号的周期，Tbk为整数分频器002输出的输出时钟信号的周期。
在复位单元032包括第二D触发器及与门时，双路选择器在复位单元032输出低电平时输出双路选择器的第一输入端的值，双路选择器在复位单元032输出高电平时输出双路选择器的第二输入端的值。
作为一种优选的实施例，相位偏移单元001包括相位产生器011、多路选择器012及相位偏移控制模块013，相位偏移控制模块013包括k个第三D触发器；
相位产生器011用于基于初始时钟信号生成
Figure 726238DEST_PATH_IMAGE001
个偏移时钟信号，相位偏移控制模块013用于基于相位控制单元003输出的脉冲的次数生成相位偏移控制信号，多路选择器012用于输出与相位偏移控制信号对应的偏移时钟信号；
相位产生器011的输入端为相位偏移单元001的输入端，相位产生器011的
Figure 309534DEST_PATH_IMAGE001
个输出端一一对应地与多路选择器012的输入端连接，多路选择器012的输出端为相位偏移单元001的输出端，多路选择器012的控制端与相位偏移控制模块013的输出端连接，相位偏移控制模块013的输入端为相位偏移单元001的控制端；
k个第三D触发器的时钟信号输入端与k个第三D触发器的同相输出端依次串联，第一个第三D触发器的时钟信号输入端为相位偏移控制模块013的输入端，第k个第三D触发器的同相输出端为相位偏移控制模块013的输出端，第三D触发器的同相输入端与第三D触发器的反向输出端连接。
请参照图2（a）与图2（b），其中图2（a）为本发明提供的一种分频器电路的部分电路图，图2（b）为本发明提供的一种分频器电路的另一部分电路图。在本实施例中，相位产生器011用于基于初始时钟信号生成
Figure 979550DEST_PATH_IMAGE001
个偏移时钟信号，并且
Figure 969503DEST_PATH_IMAGE001
个偏移时钟信号的频率与初始时钟信号的频率相同且相邻两个偏移时钟信号之间的相位差为
Figure 750377DEST_PATH_IMAGE002
；多路选择器012的
Figure 125864DEST_PATH_IMAGE001
个输入端与相位产生器011的
Figure 638885DEST_PATH_IMAGE001
个输出端一一对应连接，多路选择器012的输出受相位偏移控制模块013的控制，相位偏移控制模块013基于相位控制单元003输出的脉冲的次数生成相位偏移控制信号，而相位控制单元003输出的脉冲的次数为i，因此相位偏移单元001能够控制多路选择器012输出第i个偏移时钟信号。
此外，相位产生器011可以由吉尔比特单元或延迟锁相环构成，本申请对此不作特别限定。
作为一种优选的实施例，触发器031包括第一三态反相器041、第二三态反相器042、第三三态反相器043、第一反相器051、第二反相器052、第三反向器053、第四反相器054、第五反相器055及与非门006；
第一三态反相器041的输入端为触发器031的输入端，第一反相器051的输入端为触发器031的时钟信号输入端，第四反相器054的输出端为触发器031的正输出端；
第一三态反相器041的时钟信号输入端、第二三态反相器042的时钟信号输入端以及第三三态反相器043的时钟信号输入端均与第一反相器051的输入端连接，第一三态反相器041的反相时钟信号输入端、第二三态反相器042的反相时钟信号输入端以及第三三态反相器043的反相时钟信号输入端均与第一反相器051的输出端连接；
第一三态反相器041的输出端分别与第二三态反相器042的输出端及第二反相器052的输入端连接，第二三态反相器042的输入端及第二反相器052的输出端连接且连接的公共端与第三三态反相器043的输入端连接，第三三态反相器043的输出端分别与第三反相器053的输入端、第四反相器054的输入端及与非门006的输出端连接，第三反向器的输出端与第五反相器055的输入端连接且连接的公共端与与非门的第一输入端连接，与非门006的第二输入端与第一反向器的输入端连接。
请参照图3，图3为本发明提供的一种触发器的电路图。
普通的D触发器是由三态反相器和反相器构成的两级latch结构，本申请中的触发器031将普通的D触发器的第二级latch中的三态反相器替换为一个与非门。当本申请中的触发器031的时钟信号的上升沿来临时，该触发器031与普通的D触发器的原理一致，该触发器031的输出为对该触发器031的输入端进行采样并保持，当本申请中的触发器031的时钟信号的下降来临时，与非门输出高电平，且第五反相器055的输出为高阻态，那么该触发器031输出为低电平。
本发明还提供了一种频率合成器，包括上述的分频器电路。
对于本发明提供的频率合成器的相关介绍请参照上述分频器电路的实施例，在此不做赘述。
需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种分频器电路，其特征在于，包括相位偏移单元、整数分频器及相位控制单元；
所述相位偏移单元用于基于初始时钟信号生成
Figure DEST_PATH_IMAGE002
个偏移时钟信号，并输出第i个所述偏移时钟信号，其中i为所述相位控制单元的输入端输入的参数，
Figure 961651DEST_PATH_IMAGE002
个所述偏移时钟信号的频率与所述初始时钟信号的频率相同且相邻两个所述偏移时钟信号之间的相位差为
Figure DEST_PATH_IMAGE004
，i为正整数，k为不小于2的正整数；
所述整数分频器用于基于所述整数分频器的输入时钟信号生成频率为所述输入时钟信号的频率的1/M的输出时钟信号，M为正整数；
所述相位控制单元用于在所述输出时钟信号的一个周期内生成i次脉冲；
所述相位偏移单元的输入端用于输入初始时钟信号，所述相位偏移单元的输出端与所述整数分频器的输入端连接，所述整数分频器的输出端为所述分频器电路的输出端与所述相位控制单元的控制端连接，所述相位控制单元的输出端与所述相位偏移单元的控制端连接；
所述相位控制单元包括触发器、复位单元及触发器控制单元；
所述复位单元的输入端为所述相位控制单元的控制端，所述触发器控制单元的输入端为所述相位控制单元的输入端，所述触发器的正输出端为所述相位控制单元的输出端；
所述复位单元的输出端与所述触发器控制单元的控制端连接，所述触发器控制单元的输出端与所述触发器的输入端连接，所述触发器的时钟信号输入端与所述整数分频器的输入端连接；
所述触发器的时钟信号输入端用于输入时钟信号，所述触发器用于在所述时钟信号为上升沿时输出所述触发器的输入端对应的电平，在所述时钟信号为下降沿时输出低电平；
所述复位单元用于在所述输出时钟信号的一个周期内控制所述触发器控制单元工作一次，所述触发器控制单元用于控制所述触发器的输入端的电平以便所述触发器输出i次脉冲。
2.如权利要求1所述的分频器电路，其特征在于，所述触发器控制单元包括温度计编码转换器及
Figure 409950DEST_PATH_IMAGE002
个触发器控制子单元，所述触发器控制子单元包括双路选择器及第一D触发器；
所述温度计编码转换器的输入端为所述触发器控制单元的输入端，
Figure 720846DEST_PATH_IMAGE002
个所述触发器控制子单元的控制端为所述触发器控制单元的控制端，
Figure 381634DEST_PATH_IMAGE002
个所述触发器控制子单元的第一输入端与
Figure 727165DEST_PATH_IMAGE002
个所述触发器控制子单元的输出端依次串联，串联后的电路的一端接地，串联后的电路的另一端与所述触发器的输入端连接，所述温度计编码转换器的
Figure 565939DEST_PATH_IMAGE002
个输出端与
Figure 98551DEST_PATH_IMAGE002
个所述触发器控制子单元的第二输入端一一对应连接；
所述双路选择器的第一输入端为所述触发器控制子单元的第一输入端，所述双路选择器的第二输入端为所述触发器控制子单元的第二输入端，所述双路选择器的控制端为所述触发器控制子单元的控制端，所述双路选择器的输出端与所述第一D触发器的输入端连接，所述第一D触发器的同相输出端为所述触发器控制子单元的输出端，所述第一D触发器的时钟信号输入端与所述整数分频器的输入端连接；
所述温度计编码转换器用于输出i对应的温度计编码，所述温度计编码的位数为
Figure 828610DEST_PATH_IMAGE002
位，所述双路选择器用于在所述复位单元输出第一电平时输出所述双路选择器的第一输入端的值，在所述复位单元输出第二电平时输出所述双路选择器的第二输入端的值。
3.如权利要求2所述的分频器电路，其特征在于，所述复位单元包括第二D触发器及与门；
所述第二D触发器的同相输入端为所述复位单元的输入端，所述与门的输出端为所述复位单元的输出端；
所述第二D触发器的反相输出端与所述与门的第一输入端连接，所述第二D触发器的时钟信号输入端分别与所述整数分频器的输入端及所述与门的第二输入端连接。
4.如权利要求3所述的分频器电路，其特征在于，所述相位偏移单元包括相位产生器、多路选择器及相位偏移控制模块，所述相位偏移控制模块包括k个第三D触发器；
所述相位产生器用于基于所述初始时钟信号生成
Figure 763068DEST_PATH_IMAGE002
个所述偏移时钟信号；
所述相位偏移控制模块用于基于所述相位控制单元输出的脉冲的次数生成相位偏移控制信号；
所述多路选择器用于输出与所述相位偏移控制信号对应的偏移时钟信号；
所述相位产生器的输入端为所述相位偏移单元的输入端，所述相位产生器的
Figure 287590DEST_PATH_IMAGE002
个输出端一一对应地与所述多路选择器的输入端连接，所述多路选择器的输出端为所述相位偏移单元的输出端，所述多路选择器的控制端与所述相位偏移控制模块的输出端连接，所述相位偏移控制模块的输入端为所述相位偏移单元的控制端；
k个所述第三D触发器的时钟信号输入端与k个所述第三D触发器的同相输出端依次串联，第一个第三D触发器的时钟信号输入端为所述相位偏移控制模块的输入端，第k个第三D触发器的同相输出端为所述相位偏移控制模块的输出端，所述第三D触发器的同相输入端与所述第三D触发器的反相输出端连接。
5.如权利要求4所述的分频器电路，其特征在于，所述触发器包括第一三态反相器、第二三态反相器、第三三态反相器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器及与非门；
所述第一三态反相器的输入端为所述触发器的输入端，所述第一反相器的输入端为所述触发器的时钟信号输入端，所述第四反相器的输出端为所述触发器的正输出端；
所述第一三态反相器的时钟信号输入端、所述第二三态反相器的时钟信号输入端以及所述第三三态反相器的时钟信号输入端均与所述第一反相器的输入端连接，所述第一三态反相器的反相时钟信号输入端、所述第二三态反相器的反相时钟信号输入端以及所述第三三态反相器的反相时钟信号输入端均与所述第一反相器的输出端连接；
所述第一三态反相器的输出端分别与所述第二三态反相器的输出端及所述第二反相器的输入端连接，所述第二三态反相器的输入端及所述第二反相器的输出端连接且连接的公共端与所述第三三态反相器的输入端连接，所述第三三态反相器的输出端分别与所述第三反相器的输入端、所述第四反相器的输入端及所述与非门的输出端连接，所述第三反相器的输出端与所述第五反相器的输入端连接且连接的公共端与所述与非门的第一输入端连接，所述与非门的第二输入端与所述第一反相器的输入端连接。
6.一种频率合成器，其特征在于，包括如权利要求1至5任一项所述的分频器电路。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188719A (ja) * 2001-12-18 2003-07-04 Seiko Epson Corp 分周回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2666184A1 (fr) * 1990-08-24 1992-02-28 Alcatel Radiotelephone Horloge a division de frequence fractionnaire et asservissement de cette horloge.
DE10125155C1 (de) * 2001-05-22 2002-11-28 Infineon Technologies Ag Programmierbarer fraktionaler Frequenzteiler
CN1996762A (zh) * 2005-12-26 2007-07-11 中兴通讯股份有限公司 一种分数分频器
CN101378259A (zh) * 2007-08-31 2009-03-04 锐迪科微电子（上海）有限公司 相位选择可编程分频器
KR100975040B1 (ko) * 2008-09-02 2010-08-11 고려대학교 산학협력단 프로그램 가능한 주파수 분주기 및 분주 방법
CN104363015A (zh) * 2014-10-08 2015-02-18 四川和芯微电子股份有限公司 小数分频器电路
CN111510139A (zh) * 2020-04-27 2020-08-07 中科威发半导体（苏州）有限公司 分频器、分频器的控制方法、锁相环和半导体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188719A (ja) * 2001-12-18 2003-07-04 Seiko Epson Corp 分周回路

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