CN111416619B - 一种延时测量电路、延时测量方法、电子设备及芯片 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000000630 rising effect Effects 0.000 claims abstract description 67
- 238000005259 measurement Methods 0.000 claims abstract description 30
- 238000000691 measurement method Methods 0.000 claims description 19
- 230000003111 delayed effect Effects 0.000 claims description 17
- 230000000737 periodic effect Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000005070 sampling Methods 0.000 abstract description 4
- 230000007306 turnover Effects 0.000 abstract description 3
- 101001117010 Homo sapiens Pericentrin Proteins 0.000 description 30
- 102100024315 Pericentrin Human genes 0.000 description 30
- 239000000872 buffer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 11
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 11
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 8
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 101100322581 Caenorhabditis elegans add-1 gene Proteins 0.000 description 1
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract
本发明公开一种延时测量电路、延时测量方法、电子设备和芯片，涉及电子电路技术领域，以实现动态测量计数器翻转沿与主时钟触发沿之间的延时，使采样补偿更加准确，保证通道间一致性。该延时测量电路包括，逻辑电路，用于基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号；锁存电路，用于基于延时间隔信号上升沿对多相位时钟信号进行锁存，获得多相位时钟信号的锁存值；编码电路，用于基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码，或者，生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码。所述延时测量方法和芯片应用于延时测量。所述延时测量电路应用于电子设备中。
Description
技术领域
本发明涉及一种电子电路技术领域，尤其涉及一种延时测量电路、延时测量方法、电子设备及芯片。
背景技术
时间数字转换器(Time-to-digital converter，缩写为TDC)广泛应用于测量两输入信号间时间差，并将两输入信号间时间差以数字信号的方式输出。然而，由于时钟抖动、工艺、电压、温度(Precess Voltage Temperature，缩写为PVT)、亚稳态、大扇出等非理想因素的存在，导致时间数字转换器的关键功能部件计数器与触发时钟之间产生不确定的延时，进而对时间数字转换器的计时结果产生影响，降低时间数字转换器的线性度和精度。
针对上述问题，常见的测量方法是对单一输入信号进行多次延时来获得一组不同时刻到来的激励信号，通过比较这组激励信号来推测无延迟输入信号的真正到来时刻。由于每个时间数字转换器只能处理一个信号，因此上述测量方式不利于通道扩展，既使得通道数目翻倍，又导致成本剧增。而且，由于高精度的时间数字转换器对时钟抖动、PVT变化等极其敏感，简单的校准方法很难满足实际的工作需求。
现有技术还可采用可编程延时(Delay)法，通过一组缓冲器(buffer)链内插到大于1个周期的时长内，然后利用模拟环路结构锁定时钟触发沿和计数器翻转沿之间的相位差，通过调节缓冲器使多相位时钟进行同等程度的延时。但是这种方法需要复杂的反馈回路，电路结构复杂，占用面积，每个通道要单独调整，可靠性差，不利于多通道的扩展。而且锁定时钟触发沿和计数器翻转沿之间的相位差需要较长时间，导致极低的效率。同时相位差锁定后便不再变化。但计数器随时钟的延时因PVT、时钟抖动等会有变化，无法及时更新时钟触发沿和计数器翻转沿之间的延时。
因此无论是简单还是复杂的测量方法，都没有从根本上解决数据翻转沿和时钟触发沿间的延时对高速高精度***的影响，目前还没有一种简单、高效、低成本、不受PVT等非理想因素影响的针对高速高精度***的测量方法。
发明内容
本发明的目的在于提供一种延时测量电路，实现动态测量第一多比特信号或第二多比特信号的数据翻转沿与主时钟信号触发沿之间不确定的延时，使采样补偿更加准确，保证多通道间的一致性。
为了实现上述目的，本发明提供一种延时测量电路，该延时测量电路包括依次连接的逻辑电路、锁存电路和编码电路，其中，
逻辑电路被配置为基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号；锁存电路被配置为基于延时间隔信号的上升沿对多相位时钟信号进行锁存，获得多相位时钟信号的锁存值，其中，主时钟信号的频率和多相位时钟信号的频率相同；编码电路被配置为基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码，或者，生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码。
优选地，第一多比特信号和第二多比特信号分别与主时钟信号频率相同；第一多比特信号和第二多比特信号为相同位宽的多比特格雷码计数器信号；当编码电路被配置为基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码时，第一多比特信号的相位超前第二多比特信号的相位时间为
其中f为主时钟信号的频率；当编码电路被配置为基于锁存值生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码时，第一多比特信号的相位滞后第二多比特信号的相位时间为
其中f为主时钟信号的频率。
优选地，逻辑电路包括延时信号生成电路、使能信号生成电路，以及与延时信号生成电路输出端和使能信号生成电路输出端分别连接的第一门电路，其中，延时信号生成电路被配置为基于第一多比特信号和第二多比特信号生成延时信号；使能信号生成电路被配置为基于主时钟信号生成使能信号；第一门电路被配置为通过对延时信号和使能信号执行与运算生成延时间隔信号。
优选地，延时信号生成电路包括第三门电路和至少两个第二门电路，至少两个第二门电路的输出端与第三门电路的输入端连接；至少两个第二门电路被配置为通过对第一多比特信号和第二多比特信号执行异或运算生成第三多比特信号；第三门电路被配置为通过对第三多比特信号的每个比特信号执行或运算生成延时信号。
优选地，使能信号生成电路包括依次连接的第一时序电路和第四门电路，其中，当第一多比特信号的相位超前第二多比特信号的相位时间为
时，第一时序电路被配置为根据主时钟信号上升沿触发以输出第四多比特信号，其中f为主时钟信号的频率；当第一多比特信号的相位滞后第二多比特信号的相位时间为
时，第一时序电路被配置为根据主时钟信号下降沿触发以输出第四多比特信号，其中f为主时钟信号的频率；第四门电路被配置为通过对第四多比特信号的每个比特信号执行与运算生成使能信号。
优选地，使能信号生成电路还包括第五门电路，第五门电路被配置为通过对使能信号进行延时，使得延时间隔信号的
周期脉宽的高电平被使能信号连续的提取到，其中，f为主时钟信号的频率。
优选地，第一时序电路为m比特计数器，其中m为大于等于2的自然数。
优选地，延时测量电路还包括校准电路，利用校准电路控制编码电路输出延时码。
优选地，多相位时钟信号为2k比特时钟信号，其中任意相邻单比特信号的相位差为
其中k为大于等于1的自然数，f为主时钟信号的频率。
与现有技术相比，本发明提供的延时测量电路包括依次连接的逻辑电路、锁存电路和编码电路。通过逻辑电路将第一多比特信号翻转沿与主时钟信号上升沿，或者第二多比特信号翻转沿与主时钟信号下降沿之间的延时，转换为延时间隔信号的上升沿信息。当经过逻辑电路输出的延时间隔信号上升沿到来时，锁存电路对多相位时钟信号的瞬时电平进行锁存，根据锁存的多相位时钟信号的多个瞬时电平信息，得到第一多比特信号翻转沿与主时钟信号上升沿，或者第二多比特信号翻转沿与主时钟信号下降沿之间的延时码。因为锁存电路是根据延时间隔信号上升沿对多相位时钟信号进行锁存，得到与延时间隔信号对应的延时码的。所以本发明的延时码是随着输入的第一多比特信号和第二多比特信号而动态变化的。虽然由于时钟抖动、PVT等非理想因素的影响使得现有技术中第一多比特信号或者第二多比特信号的数据翻转沿与主时钟信号的触发沿之间存在不确定的延时。但是通过上述延时测量电路技术方案可以动态获得第一多比特信号或者第二多比特信号的数据翻转沿与主时钟信号的触发沿之间不确定的延时，相比用锁相环锁定相位差后固定不变的情况，能够动态反馈延时，使得后续采样补偿更加准确，能够保证多通道间的一致性，不受任何非理想因素的影响。相比其他慢速的锁存过程，本发明只要延时间隔信号上升沿到来锁存器即可对多相位时钟信号进行锁存，并根据锁存值利用编码电路获得延时码，快速高效，延时码测量准确。相比复杂的、多寄生效应的模拟电路，采用全数字电路设计，结构简单。
本发明还提供一种延时测量方法，该延时测量方法包括：基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号；基于延时间隔信号的上升沿对多相位时钟信号进行锁存，获得多相位时钟信号的锁存值，其中，主时钟信号的频率和多相位时钟信号的频率相同；基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码，或者，生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码。
优选地，第一多比特信号和第二多比特信号分别与主时钟信号频率相同，第一多比特信号和第二多比特信号为相同位宽的多比特格雷码计数器信号，当基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码时，第一多比特信号的相位超前第二多比特信号的相位时间为
其中f为主时钟信号的频率；当基于锁存值生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码时，第一多比特信号的相位滞后第二多比特信号的相位时间为
其中f为主时钟信号的频率。
优选地，基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号，包括：基于第一多比特信号和第二多比特信号生成延时信号；基于主时钟信号生成使能信号；对延时信号和使能信号执行与运算生成延时间隔信号。
优选地，基于第一多比特信号和第二多比特信号生成延时信号，包括：对第一多比特信号和第二多比特信号执行异或运算生成第三多比特信号；对第三多比特信号的每个比特信号执行或运算生成延时信号。
优选地，基于主时钟信号生成使能信号，包括：当第一多比特信号的相位超前第二多比特信号的相位时间为
时，根据主时钟信号上升沿触发第一时序电路以输出第四多比特信号，其中f为主时钟信号的频率；当第一多比特信号的相位滞后第二多比特信号的相位时间为
时，根据主时钟信号下降沿触发第一时序电路以输出第四多比特信号，其中f为主时钟信号的频率；对第四多比特信号的每个比特信号执行与运算生成使能信号。
优选地，对第四信号的每个比特信号执行与运算生成使能信号后，还包括对使能信号进行延时，使得延时间隔信号的
周期脉宽的高电平被使能信号连续的提取到，其中，f为主时钟信号的频率。
优选地，第一时序电路为m比特计数器，其中m为大于等于2的自然数。
优选地，基于锁存值生成第一多比特信号的翻转沿和主时钟信号上升沿之间的延时码前，或者生成第二多比特信号的翻转沿和主时钟信号下降沿之间的延时码前，还包括对延时码进行校准。
优选地，多相位时钟信号为2k比特时钟信号，其中任意相邻单比特信号的相位差为
其中k为大于等于1的自然数，f为主时钟信号的频率。
与现有技术相比，本发明提供的延时测量方法，其有益效果与上述技术方案提供的延时测量电路的有益效果相同，在此不做赘述。
本发明还提供一种电子设备，该电子设备包括上述技术方案提供的延时测量电路。
与现有技术相比，本发明提供的电子设备，其有益效果与上述技术方案提供的延时测量电路的有益效果相同，在此不做赘述。
本发明还提供一种芯片，该芯片中存储有指令，当所述指令被运行时，执行上述技术方案提供的延时测量方法。
与现有技术相比，本发明提供的芯片，其有益效果与上述技术方案提供的延时测量方法的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术提供的延时信号的产生及应用场景电路图；
图2示出了现有技术提供的图1中所示信号的时序图；
图3为本发明实施例提供的延时测量电路的框图；
图4为本发明实施例提供的生成第一多比特信号的电路图；
图5为本发明实施例提供的生成第二多比特信号的电路图；
图6为本发明实施例提供的逻辑电路的电路图；
图7为本发明实施例提供的锁存电路中单个锁存器的电路图；
图8为本发明实施例提供的根据延时测量电路建立的信号时序图；
图9为本发明实施例提供的延时测量方法的流程图。
其中1.逻辑电路，10.延时信号生成电路，110.第二门电路，120.第三门电路，20.使能信号生成电路，210.第一时序电路，220.第四门电路，230.第五门电路，2201.缓冲器，30.第一门电路，2.锁存电路，200.锁存器，2001.灵敏放大器，2002.SR锁存器，3.编码电路，4.校准电路，510.第一计数器，520.第二计数器，1001.第一D触发器，1002.第二D触发器。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出了现有技术提供的延时信号的产生及应用场景电路图。如图1所示，时钟CLK1触发第一D触发器1001生成第一信号CNT1[N:0]，第一信号CNT1[N:0]为多比特信号。异步时钟CLK2上升沿触发第二D触发器1002对第一信号CNT1[N:0]进行采样。理想情况下，第二D触发器1002应该是采样到稳定的第一信号CNT1[N:0]。但由于***缓冲器2201链，使第二D触发器1002实际采样到的第二信号CNT2[N:0]与原来的第一信号CNT1[N:0]会存在偏差。由于第二信号CNT2[N:0]为原来的第一信号CNT1[N:0]经过缓冲器2201链延时后得到的，所以第二信号CNT2[N:0]也为多比特信号，其中，N为大于等于1的自然数。
而且，由于高速高精度电路***中时钟抖动、工艺、电压、温度(Precess VoltageTemperature，缩写为PVT)、亚稳态、大扇出等非理想因素的存在，使得经过缓冲器2201链得到的第二信号CNT2[N:0]和原来第一信号CNT1[N:0]之间的延时并不是确定不变的，其中，N为大于等于1的自然数。
图2示出了现有技术提供的图1所示信号的时序图。如图2所示，第一区域A为亚稳态区域，第二区域B为稳定区域，由于缓冲器2201链使得第一信号CNT1[N:0]和第二信号CNT2[N:0]之间存在不确定的延时t，其中，N为大于等于1的自然数。
由背景技术可知，通过在异步时钟CLK2前***并调节缓冲器2201的数量可以使异步时钟CLK2进行同等程度的延时。但是这种方法需要复杂的反馈回路，电路结构复杂，占用面积，每个通道要单独调整，可靠性差，不利于多通道的扩展。而且锁定第二信号CNT2[N:0]翻转沿和第一信号CNT1[N:0]翻转沿之间的相位差需要较长时间，导致极低的效率。同时相位差锁定后便不再变化。使得无法及时更新第二信号CNT2[N:0]和第一信号CNT1[N:0]翻转沿之间的动态延时。上述方法并没有从根本上解决第二信号CNT2[N:0]和第一信号CNT1[N:0]之间的延时对高速高精度***的影响，其中，N为大于等于1的自然数。
针对上述问题，本发明实施例提供一种延时测量电路，图3示出了本发明实施例提供的延时测量电路的框图。
如图3所示，延时测量电路包括依次连接的逻辑电路1，锁存电路2和编码电路3。其中，第一多比特信号PCNT[n-1:0]、第二多比特信号NCNT[n-1:0]和主时钟信号fPLL经过逻辑电路1的逻辑运算输出延时间隔信号P_Dly，其中，n为大于等于2的自然数。应理解的是，延时间隔信号P_Dly可以为第一多比特信号PCNT[n-1:0]和主时钟信号fPLL之间的延时，也可以为第二多比特信号NCNT[n-1:0]和主时钟信号fPLL之间的延时。例如，延时间隔信号P_Dly可以为第一多比特信号PCNT[n-1:0]翻转沿和主时钟信号fPLL上升沿之间的延时，也可以为第二多比特信号NCNT[n-1:0]翻转沿和主时钟信号fPLL下降沿之间的延时，当然也可以为其他相位的延时，在此并不做具体限定。
如图3所示，利用延时间隔信号P_Dly的上升沿触发锁存电路2对多相位时钟信号F[2k-1:0]进行锁存，其中k为大于等于1的自然数，即在延时间隔信号P_Dly的上升沿时刻，锁存电路2对多相位时钟信号F[2k-1:0]的瞬时电平进行锁存，以获得多相位时钟信号F[2k-1:0]的锁存值。应理解的是，锁存电路2锁存的是多相位时钟信号F[2k-1:0]在延时间隔信号P_Dly上升沿时刻的多个瞬时电平，例如：多相位时钟信号F[2k-1:0]为2k比特，则获得2k个瞬时电平值，其中k为大于等于1的自然数。
如图3所示，锁存电路2获得多相位时钟信号F[2k-1:0]的多个瞬时电平后，因为上述多个瞬时电平中的每个电平对应的是0或1的二进制码，而多个瞬时电平对应的是一串0或1的二进制码。因此锁存电路2锁存的是多相位时钟信号F[2k-1:0]的多个瞬时二进制码。利用编码电路3找到与锁存电路2锁存的多个瞬时二进制码相对应的延时码。例如，多个瞬时二进制码为0011111111000000，对应的延时码为13。
基于上述延时测量电路技术方案可知，本发明通过逻辑电路将第一多比特信号翻转沿与主时钟信号上升沿，或者第二多比特信号翻转沿与主时钟信号下降沿之间的延时，转换为延时间隔信号的上升沿信息。当延时间隔信号上升沿到来时，锁存电路对多相位时钟信号的瞬时电平进行锁存，根据锁存的多相位时钟信号的多个瞬时电平的二进制码，得到第一多比特信号翻转沿与主时钟信号上升沿，或者第二多比特信号翻转沿与主时钟信号下降沿之间的延时码。因为锁存电路是根据延时间隔信号上升沿对多相位时钟信号进行锁存，得到与延时间隔信号对应的延时码。所以本发明的延时码是随着输入的第一多比特信号和第二多比特信号而动态变化的。虽然由于时钟抖动、PVT等非理想因素的影响使得第一多比特信号或者第二多比特信号的数据翻转沿与主时钟信号的触发沿之间存在不确定的延时t。但是通过上述延时测量电路技术方案可以动态获得第一多比特信号或者第二多比特信号的数据翻转沿与主时钟信号的触发沿之间不确定的延时，相比用锁相环锁定相位差后固定不变的情况，能够动态反馈延时，采样补偿更加准确，能够保证多通道间的一致性，不易受非理想因素的影响。相比其他慢速的锁存过程，只要延时间隔信号上升沿到来锁存电路即可对多相位时钟信号进行锁存，并根据锁存值利用编码电路获得延时码，快速高效，延时测量准确。相比复杂的、多寄生效应的模拟电路，采用全数字电路设计，结构简单。
作为一种可能的实现方式，图4示出了本发明实施例提供的生成第一多比特信号的电路图，图5示出了本发明实施例提供的生成第二多比特信号的电路图。
如图4-图5所示，主时钟信号fPLL通过第一计数器510和第二计数器520后分别输出单路计数器信号，由于单路计数器信号驱动能力有限，而通道数量较多，因此需要将单路计数器信号分别通过多个缓冲器2201增大驱动，同时分别通过由缓冲器2201组成的缓冲器树扩展成多路输出信号，以被多个通道采样。
具体地，如图4所示，主时钟信号fPLL通过第一计数器510后输出单路计数器信号，例如，第一计数器510可以为n比特格雷码计数器，其中n为大于1的自然数，比如11比特格雷码计数器。单路计数器信号通过由缓冲器2201组成的缓冲器树后输出至少两路第一信号PCNT[n-1:0]。应理解的是，输出第一多比特信号PCNT[n-1:0]的通道数与缓冲器2201的数量和缓冲器树有关，比如图4中输出8路第一多比特信号PCNT[n-1:0]，当然也可以通过改变缓冲器2201的数量和缓冲器树输出其他数量的第一多比特信号PCNT[n-1:0]。
示例性的，如图4所示，如果第一计数器510为n比特格雷码计数器，则通过图4中的由缓冲器2201组成的缓冲器树后输出的第一多比特信号PCNT[n-1:0]为n比特格雷码计数器信号，其中n为大于1的自然数，比如，可以为11比特格雷码计数器信号。由于第一多比特信号PCNT[n-1:0]是通过主时钟信号fPLL触发格雷码计数器得到的，所以第一多比特信号PCNT[n-1:0]与主时钟信号fPLL频率相同。应理解的是，当测量第一多比特信号PCNT[n-1:0]翻转沿和主时钟信号信号fPLL上升沿之间的延时码时，第一多比特信号PCNT[n-1:0]相位超前第二多比特信号NCNT[n-1:0]相位的时间为
其中f为主时钟信号的频率。
具体地，如图5所示，图5和图4的电路结构完全相同，在此只描述图5和图4中不同之处，如果第二计数器520为n比特格雷码计数器，则通过图5中的由缓冲器2201组成的缓冲器树后输出的第二多比特信号NCNT[n-1:0]为n比特格雷码计数器信号，其中n为大于1的自然数，比如，可以为11比特格雷码计数器信号。第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0可以为相同位宽的多比特格雷码计数器信号。由于第二多比特信号NCNT[n-1:0]是通过主时钟信号fPLL触发格雷码计数器得到的，所以第二多比特信号NCNT[n-1:0]与主时钟信号fPLL频率相同，应理解的是，当测量第二多比特信号NCNT[n-1:0]翻转沿和主时钟信号fPLL下升沿之间的延时码时，第一多比特信号PCNT[n-1:0]相位滞后第二多比特信号NCNT[n-1:0]相位的时间为
其中f为主时钟信号的频率。
作为一种可能的实现方法，图6示出了本发明实施例提供的逻辑电路的电路图。图8示出了本发明实施例提供的根据延时测量电路建立的信号时序图。如图6所示，逻辑电路1包括延时信号生成电路10、使能信号生成电路20，以及与延时信号生成电路10输出端和使能信号生成电路20输出端分别连接的第一门电路30。
如图6所示，延时信号生成电路10用于根据第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]提取出延时信号P_Dly_Tmp，应理解的是，延时信号P_Dly_Tmp可以是第一多比特信号PCNT[n-1:0]翻转沿与主时钟信号fPLL上升沿之间的延时，也可以是第二多比特信号NCNT[n-1:0]翻转沿与主时钟信号fPLL下降沿之间的延时。使能信号生成电路20用于根据主时钟信号fPLL输出使能信号En。延时信号P_Dly_Tmp和使能信号En通过第一门电路30进行与运算输出延时间隔信号P_Dly。应理解的是，延时间隔信号P_Dly是每隔若干个主时钟周期出现一次的。
具体地，如图6所示，延时信号生成电路10包括第三门电路120和至少两个第二门电路110，至少两个第二门电路110的输出端与第三门电路120的输入端连接。第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]分别输入至少两个第二门电路，由于第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]为n比特格雷码计数器信号，所以需要n个第二门电路110，其中n为大于1的自然数。第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]的每个对应比特格雷码计数器信号通过一个第二门电路110进行异或运算生成第三信号PNT[n-1:0]对应的一个比特信号。由第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]的每个对应比特格雷码计数器信号通过第二门电路110进行异或运算得到的第三多比特信号PNT[n-1:0]同样为n比特格雷码计数器信号，第三多比特信号PNT[n-1:0]的每个比特信号通过第三门电路120进行或运算得到延时信号P_Dly_Tmp_。第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]分别通过n个第二门电路110和一个第三门电路120的逻辑运算初步提取出延时信号P_Dly_Tmp_。
示例性的，如图8所示，第一多比特信号PCNT[n-1:0]的相位超前第二多比特信号NCNT[n-1:0]的相位时间为
例如，第一多比特信号PCNT[n-1:0]翻转沿与主时钟信号fPLL上升沿之间的延时为
其中
T为主时钟信号fPLL的周期，f为主时钟信号fPLL的频率。则根据主时钟信号fPLL、第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]通过延时信号生成电路10初步提取出与
的延时相对应的延时信号P_Dly_Tmp_。
如图6所示，使能信号生成电路20包括依次连接的第一时序电路210、第四门电路220和第五门电路230。其中，当第一多比特信号PCNT[n-1:0]的相位超前第二多比特信号NCNT[n-1:0]的相位时间为
时，根据主时钟信号fPLL上升沿触发第一时序电路210以输出第四多比特信号Cnt[m-1:0]，当第一多比特信号PCNT[n-1:0]的相位滞后第二多比特信号NCNT[n-1:0]的相位时间为
时，根据主时钟信号fPLL下降沿触发第一时序电路以输出第四多比特信号Cnt[m-1:0]，其中f为主时钟信号的频率，m为大于等于2的自然数。
示例性的，第一多比特信号PCNT[n-1:0]的相位超前第二多比特信号NCNT[n-1:0]的相位时间为
因此根据主时钟信号fPLL上升沿触发第一时序电路210以输出第四多比特信号Cnt[m-1:0]。
具体地，第一时序电路210为m比特计数器，其中m为大于等于2的自然数。比如，可以为3比特计数器。主时钟信号fPLL上升沿触发第一时序电路210以输出第四多比特信号Cnt[m-1:0]，因为第一时序电路210为m比特计数器，所以第四多比特信号Cnt[m-1:0]为m比特计数器信号，例如，3比特计数器信号，分别为Cnt[0]、Cnt[1]和Cnt[2]。第四多比特信号Cnt[m-1:0]中的每一个比特信号通过第四门电路220进行与运算并输出初始使能信号Cnt_En，初始使能信号Cnt_En经过第五门电路230延时之后，输出使能信号En。
进一步地，如图6和图8所示，第五门电路230可以包括多个缓冲器2201，应理解的是，延时时间与缓冲器2201的数量有关。例如，如果使能信号En上升沿到来时刻没有位于延时信号P_Dly_Tmp低电平期间，则在第五门电路230内增加缓冲器2201的数量，即通过增加延时使使能信号En上升沿到来时刻位于延时信号P_Dly_Tmp低电平期间。因为只有使能信号En上升沿到来时刻位于延时信号P_Dly_Tmp低电平期间，才能使得延时间隔信号P_Dly在
周期脉宽的高电平被使能信号En全部连续的提取到，其中f为主时钟信号的频率，才能得到延时间隔信号P_Dly的上升沿。
示例性的，如图8所示，第一多比特信号PCNT[n-1:0]和第二多比特信号NCNT[n-1:0]为11比特格雷码计数器信号，第四多比特信号Cnt[m-1:0]为3比特计数器信号。因此，逻辑电路1输出的延时间隔信号P_Dly的上升沿经过8个主时钟周期出现一次，即经过8个主时钟周期更新一次延时间隔信号P_Dly。
基于上述技术方案可知，相比用锁相环锁定相位差后即固定不变的情况，相比其他慢速的锁存过程，本发明实施例每隔8个周期更新一次延时码，快速高效，延时码测量准确。
作为一种可能的实现方式，如图7和图8所述所示，逻辑电路1提取出8个时钟周期出现一次的间隔信号P_Dly的上升沿后，利用延时间隔信号P_Dly的上升沿触发锁存电路2对多相位时钟信号F[2k-1:0]进行锁存，其中，多相位时钟信号F[2k-1:0]的频率和主时钟信号fPLL的频率相同。
示例性的，如图8所述，多相位时钟信号F[2k-1:0]为2k比特时钟信号，多相位时钟信号F[2k-1:0]的位宽可以为2、4、8、16…，其中任意相邻单比特信号的相位差为
其中k为大于等于1的自然数，f为主时钟信号的频率。例如，多相位时钟信号F[2k-1:0]可以为16比特时钟信号，可以由锁相环电路产生，其中，任意相邻单比特信号的相位差为
其中f为主时钟信号的频率。
如图7和图8所示，由于多相位时钟信号F[2k-1:0]为多比特时钟信号，而图7所示锁存电路中单个锁存器的差分输入端只有两个，因此要对多相位时钟信号F[2k-1:0]进行锁存，每个锁存电路2中需要2k-1个图7所示的锁存器，其中k为大于等于1的自然数。例如，多相位时钟信号F[2k-1:0]为16比特时钟信号，而图7所示锁存电路中单个锁存器的差分输入端只有两个，因此需要8个图7所示的锁存器。
具体地，如图7和图8所示，锁存器200包括灵敏放大器2001和SR锁存器2002，F[i]和F[i+2k-1]为差分输入信号，延时间隔信号P_Dly的上升沿触发SR锁存器2002对差分输入信号F[i]和F[i+2k-1]进行锁存，输出锁存值Dly_Lat[i]等于延时间隔信号P_Dly上升沿到来时瞬间采样到的差分输入信号的电平值，Dly_Lat_N[i]为Dly_Lat[i]的反向值，其中i为大于等于0小于等于2k-1的自然数，k为大于等于1的自然数。
如图8所示，在延时间隔信号P_Dly上升沿触发锁存电路2对多相位时钟信号F[2k-1:0]进行锁存，获得多相位时钟信号F[2k-1:0]在延时间隔信号P_Dly上升沿时刻对应的多个瞬时电平，即多个二进制码。示例性的，如图8所示，多相位时钟信号F[2k-1:0]从F[0]到F[15]被锁存电路2锁存的瞬时电平对应的二进制码为0011111111000000。根据上述锁存的二进制码，在表1中查找出对应的延时码为13，而且第一多比特信号PCNT[n-1:0]翻转沿与主时钟信号fPLL上升沿之间的延时在13/16T-14/16T之间，并且与图中实际设置的13/16T的延时基本一致，因为门电路会有较小的延时，延时间隔信号P_Dly并不是严格的在计数器上升沿处切换的，所以测得的延时会比实际的延时略大，只要在误差范围内即可。
表1延时码与锁存值对应关系表
作为一种可能的实现方式，如图3所示，上述延时测量电路还包括校准电路4，当延时码Dly_Code的输出与实际延时不一致时，需要利用校准电路4对延时码Dly_Code进行校准。
示例性的，当延时码Dly_Code的输出与实际延时不一致时，利用校准电路的可调控制线Adjust调节表1中延时码Dly_Code的输出。示例性的，校准电路可以为I2C模块。具体地，当延时码Dly_Code的输出与实际延时不一致时，校准电路4对Adjust进行加1循环操作，对延时码Dly_Code从大到小进行调节，调节步长为1。例如，表1中的延时码Dly_Code为13，与实际延时不一致，则Adjust进行加1操作，校准电路4将表1中的13调节为12，进一步与实际延时比较，直至找出误差范围内的延时码，然后保持可调控制线Adjust的值不变。
基于上述延时测量电路中校准电路的技术方案可知，通过设置外部校准电路4，可以消除***误差，能够得到更为准确的延时码。
应理解的是，本方案实施例提供的是第一多比特信号PCNT[n-1:0]的翻转沿与主时钟信号fPLL上升沿之间的延时，并且提取8个主时钟周期出现一次的延时间隔信号P_Dly的上升沿，在延时间隔信号P_Dly的上升沿到来时，对多相位时钟信号F[2k-1:0]进行锁存，并基于二进制编码的锁存值根据编码电路3获得延时码Dly_Code。
但是本发明实施例提供的技术方案同样可以测量第二多比特信号NCNT[n-1:0]的翻转沿与主时钟信号fPLL下降沿之间的延时，当测量第二多比特信号NCNT[n-1:0]的翻转沿与主时钟信号fPLL下降沿之间延时的时侯，提取8个周期出现一次的延时间隔信号P_Dly的下降沿，通过反相器，使延时间隔信号P_Dly的下降沿反映为上升沿，在延时间隔信号P_Dly的下降沿到来时，通过反相器输出的上升沿对多相位时钟信号F[2k-1:0]进行锁存，并基于二进制编码的锁存值根据编码电路3获得延时码Dly_Code。
本发明实施例还提供一种延时测量方法。如图9所示，该延时测量方法包括以下步骤：
步骤101、基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号。
步骤102、基于延时间隔信号的上升沿对多相位时钟信号进行锁存，获得多相位时钟信号的锁存值，其中，主时钟信号的频率和多相位时钟信号的频率相同。
步骤103、基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码，或者，生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码。
优选地，第一多比特信号和第二多比特信号分别与主时钟信号频率相同，第一多比特信号和第二多比特信号为相同位宽的多比特格雷码计数器信号，当基于锁存值生成第一多比特信号翻转沿和主时钟信号上升沿之间的延时码时，第一多比特信号的相位超前第二多比特信号的相位时间为
其中f为主时钟信号的频率；当基于锁存值生成第二多比特信号翻转沿和主时钟信号下降沿之间的延时码时，第一多比特信号的相位滞后第二多比特信号的相位时间为
其中f为主时钟信号的频率。
优选地，基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号，包括：根据第一多比特信号和第二多比特信号生成延时信号；根据主时钟信号生成使能信号；对延时信号和使能信号执行与运算生成延时间隔信号。
优选地，根据第一多比特信号和第二多比特信号生成延时信号，包括：对第一多比特信号和第二多比特信号执行异或运算生成第三多比特信号；对第三多比特信号的每个比特信号执行或运算生成延时信号。
优选地，根据主时钟信号生成使能信号，包括：当第一多比特信号的相位超前第二多比特信号的相位时间为
时，根据主时钟信号上升沿触发第一时序电路以输出第四多比特信号，其中f为主时钟信号的频率；当第一多比特信号的相位滞后第二多比特信号的相位时间为
时，根据主时钟信号下降沿触发第一时序电路以输出第四多比特信号，其中f为主时钟信号的频率；对第四多比特信号的每个比特信号执行与运算生成使能信号。
优选地，对第四信号的每个比特信号执行与运算生成使能信号后，还包括对使能信号进行延时，使得延时间隔信号的
周期脉宽的高电平被使能信号连续的提取到，其中，f为主时钟信号的频率。
优选地，第一时序电路为m比特计数器，其中m为大于等于2的自然数。
优选地，基于锁存值生成第一多比特信号的翻转沿和主时钟信号上升沿之间的延时码，或者生成第二多比特信号的翻转沿和主时钟信号下降沿之间的延时码前，还包括对延时码进行校准。
优选地，多相位时钟信号为2k比特时钟信号，其中任意相邻单比特信号的相位差为
其中k为大于等于1的自然数，f为主时钟信号的频率。
与现有技术相比，本发明实施例提供的延时测量方法的有益效果与上述技术方案提供的延时测量电路的有益效果相同，在此不做赘述。
本发明实施例提供一种电子设备。该电子设备包括上述技术方案提供的延时测量电路。
与现有技术相比，本发明实施例提供的电子设备的有益效果与上述技术方案提供的延时测量电路的有益效果相同，在此不做赘述。
本发明实施例提供一种芯片。该芯片中存储有指令，当所述指令被运行时，执行上述技术方案提供的延时测量方法。
与现有技术相比，本发明实施例提供的芯片的有益效果与上述技术方案提供的延时测量方法的有益效果相同，在此不做赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (20)
1.一种延时测量电路，其特征在于，包括依次连接的逻辑电路、锁存电路和编码电路，其中，
所述逻辑电路被配置为基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号；
所述锁存电路被配置为基于所述延时间隔信号的上升沿对多相位时钟信号进行锁存，获得所述多相位时钟信号的锁存值，其中，所述主时钟信号的频率和所述多相位时钟信号的频率相同；
所述编码电路被配置为基于所述锁存值生成所述第一多比特信号翻转沿和所述主时钟信号上升沿之间的延时码，或者，生成所述第二多比特信号翻转沿和所述主时钟信号下降沿之间的延时码。
2.根据权利要求1所述的延时测量电路，其特征在于：
所述第一多比特信号和所述第二多比特信号分别与所述主时钟信号频率相同；
所述第一多比特信号和所述第二多比特信号为相同位宽的多比特格雷码计数器信号；
当所述编码电路被配置为基于所述锁存值生成所述第一多比特信号翻转沿和所述主时钟信号上升沿之间的延时码时，所述第一多比特信号的相位超前所述第二多比特信号的相位时间为
其中f为所述主时钟信号的频率；
当所述编码电路被配置为基于所述锁存值生成所述第二多比特信号翻转沿和所述主时钟信号下降沿之间的延时码时，所述第一多比特信号的相位滞后所述第二多比特信号的相位时间为
其中f为所述主时钟信号的频率。
3.根据权利要求2所述的延时测量电路，其特征在于：所述逻辑电路包括延时信号生成电路、使能信号生成电路，以及与所述延时信号生成电路输出端和所述使能信号生成电路输出端分别连接的第一门电路，其中，
所述延时信号生成电路被配置为基于所述第一多比特信号和所述第二多比特信号生成延时信号；
所述使能信号生成电路被配置为基于所述主时钟信号生成使能信号；
所述第一门电路被配置为通过对所述延时信号和所述使能信号执行与运算生成所述延时间隔信号。
4.根据权利要求3所述的延时测量电路，其特征在于：所述延时信号生成电路包括第三门电路和至少两个第二门电路，至少两个所述第二门电路的输出端与所述第三门电路的输入端连接；
至少两个所述第二门电路被配置为通过对所述第一多比特信号和所述第二多比特信号执行异或运算生成第三多比特信号；
所述第三门电路被配置为通过对所述第三多比特信号的每个比特信号执行或运算生成所述延时信号。
5.根据权利要求3所述的延时测量电路，其特征在于：所述使能信号生成电路包括依次连接的第一时序电路和第四门电路，其中，当所述第一多比特信号的相位超前所述第二多比特信号的相位时间为
时，所述第一时序电路被配置为根据所述主时钟信号上升沿触发以输出第四多比特信号，其中f为所述主时钟信号的频率；
当所述第一多比特信号的相位滞后所述第二多比特信号的相位时间为
时，所述第一时序电路被配置为根据所述主时钟信号下降沿触发以输出第四多比特信号，其中f为所述主时钟信号的频率；
所述第四门电路被配置为通过对所述第四多比特信号的每个比特信号执行与运算生成所述使能信号。
6.根据权利要求5所述的延时测量电路，其特征在于：所述使能信号生成电路还包括第五门电路，
所述第五门电路被配置为通过对所述使能信号进行延时，使得所述延时间隔信号的
周期脉宽的高电平被所述使能信号连续的提取到，其中，f为所述主时钟信号的频率。
7.根据权利要求5或6所述的延时测量电路，其特征在于：所述第一时序电路为m比特计数器，其中m为大于等于2的自然数。
8.根据权利要求1～6中任一项所述的延时测量电路，其特征在于：所述延时测量电路还包括校准电路，利用所述校准电路控制所述编码电路输出所述延时码。
9.根据权利要求1～6中任一项所述的延时测量电路，其特征在于：所述多相位时钟信号为2k比特时钟信号，其中任意相邻单比特信号的相位差为
，其中k为大于等于1的自然数，f为所述主时钟信号的频率。
10.一种延时测量方法，其特征在于，包括：
基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号；
基于所述延时间隔信号的上升沿对多相位时钟信号进行锁存，获得所述多相位时钟信号的锁存值，其中，所述主时钟信号的频率和所述多相位时钟信号的频率相同；
基于所述锁存值生成所述第一多比特信号翻转沿和所述主时钟信号上升沿之间的延时码，或者，生成所述第二多比特信号翻转沿和所述主时钟信号下降沿之间的延时码。
11.根据权利要求10所述的延时测量方法，其特征在于，
所述第一多比特信号和所述第二多比特信号分别与所述主时钟信号频率相同，
所述第一多比特信号和所述第二多比特信号为相同位宽的多比特格雷码计数器信号，
当基于所述锁存值生成所述第一多比特信号翻转沿和所述主时钟信号上升沿之间的延时码时，所述第一多比特信号的相位超前所述第二多比特信号的相位时间为
其中f为所述主时钟信号的频率；
当基于所述锁存值生成所述第二多比特信号翻转沿和所述主时钟信号下降沿之间的延时码时，所述第一多比特信号的相位滞后所述第二多比特信号的相位时间为
其中f为所述主时钟信号的频率。
12.根据权利要求11所述的延时测量方法，其特征在于：所述基于第一多比特信号、第二多比特信号和主时钟信号生成延时间隔信号，包括：
基于所述第一多比特信号和所述第二多比特信号生成延时信号；
基于所述主时钟信号生成使能信号；
对所述延时信号和所述使能信号执行与运算生成所述延时间隔信号。
13.根据权利要求12所述的延时测量方法，其特征在于：所述基于所述第一多比特信号和所述第二多比特信号生成延时信号，包括：
对所述第一多比特信号和所述第二多比特信号执行异或运算生成第三多比特信号；
对所述第三多比特信号的每个比特信号执行或运算生成所述延时信号。
14.根据权利要求12所述的延时测量方法，其特征在于：所述基于所述主时钟信号生成使能信号，包括：
当所述第一多比特信号的相位超前所述第二多比特信号的相位时间为
时，根据所述主时钟信号上升沿触发第一时序电路以输出第四多比特信号，其中f为所述主时钟信号的频率；
当所述第一多比特信号的相位滞后所述第二多比特信号的相位时间为
时，根据所述主时钟信号下降沿触发第一时序电路以输出第四多比特信号，其中f为所述主时钟信号的频率；
对所述第四多比特信号的每个比特信号执行与运算生成所述使能信号。
15.根据权利要求14所述的延时测量方法，其特征在于：对所述第四多比特 信号的每个比特信号执行与运算生成所述使能信号后，还包括对所述使能信号进行延时，使得所述延时间隔信号的
周期脉宽的高电平被所述使能信号连续的提取到，其中，f为所述主时钟信号的频率。
16.根据权利要求14或15所述的延时测量方法，其特征在于：所述第一时序电路为m比特计数器，其中m为大于等于2的自然数。
17.根据权利要求10～15中任一项所述的延时测量方法，其特征在于：基于所述锁存值生成所述第一多比特信号的翻转沿和所述主时钟信号上升沿之间的延时码前，或者生成所述第二多比特信号的翻转沿和所述主时钟信号下降沿之间的延时码前，还包括对所述延时码进行校准。
18.根据权利要求10～15中任一项所述的延时测量方法，其特征在于：所述多相位时钟信号为2k比特时钟信号，其中任意相邻单比特信号的相位差为
其中k为大于等于1的自然数，f为所述主时钟信号的频率。
19.一种电子设备，其特征在于，包括权利要求1～9中任一项所述的延时测量电路。
20.一种芯片，其特征在于，所述芯片中存储有指令，当所述指令被运行时，执行权利要求10～18中任一项所述的延时测量方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010224274.4A CN111416619B (zh) | 2020-03-26 | 2020-03-26 | 一种延时测量电路、延时测量方法、电子设备及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010224274.4A CN111416619B (zh) | 2020-03-26 | 2020-03-26 | 一种延时测量电路、延时测量方法、电子设备及芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111416619A CN111416619A (zh) | 2020-07-14 |
| CN111416619B true CN111416619B (zh) | 2023-02-03 |
Family
ID=71494685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010224274.4A Active CN111416619B (zh) | 2020-03-26 | 2020-03-26 | 一种延时测量电路、延时测量方法、电子设备及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111416619B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116635724A (zh) * | 2020-11-18 | 2023-08-22 | 华为技术有限公司 | 电压监测电路和芯片 |
| CN113297819B (zh) * | 2021-06-22 | 2023-07-07 | 海光信息技术股份有限公司 | 异步时钟的时序检查方法、装置、电子设备、存储介质 |
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| WO2013122221A1 (ja) * | 2012-02-17 | 2013-08-22 | 国立大学法人北海道大学 | 積分型ａｄ変換装置およびｃｍｏｓイメージセンサ |
| US8664994B1 (en) * | 2012-10-10 | 2014-03-04 | Department of Electronics and Information Technology | System to generate a predetermined fractional period time delay |
| CN104300970A (zh) * | 2014-09-28 | 2015-01-21 | 东南大学 | 一种基于dll的压控环振型两段式时间数字转换电路 |
Family Cites Families (1)
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|---|---|---|---|---|
| US8164493B2 (en) * | 2008-05-29 | 2012-04-24 | Realtek Semiconductor Corporation | High-resolution circular interpolation time-to-digital converter |
-
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| CN102763337A (zh) * | 2010-02-24 | 2012-10-31 | 松下电器产业株式会社 | 时间差数字转换级及具备它的时间差数字转换器 |
| WO2013122221A1 (ja) * | 2012-02-17 | 2013-08-22 | 国立大学法人北海道大学 | 積分型ａｄ変換装置およびｃｍｏｓイメージセンサ |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111416619A (zh) | 2020-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |