CN114200860A - 一种基于fpga的多通道耦合输出实现电路及方法 - Google Patents

一种基于fpga的多通道耦合输出实现电路及方法 Download PDF

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CN114200860A CN202111420978.XA CN202111420978A CN114200860A CN 114200860 A CN114200860 A CN 114200860A CN 202111420978 A CN202111420978 A CN 202111420978A CN 114200860 A CN114200860 A CN 114200860A
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凌云志
张煜
汪成龙
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Abstract

本发明公开了一种基于FPGA的多通道耦合输出实现电路及方法，属于程控直流电源领域。该电路包括CPU***、FPGA和数字端口；本发明以FPGA为控制核心，在FPGA设计中，包括通道1耦合处理单元、通道2耦合处理单元、通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭产生单元、主机耦合输出关闭产生单元、耦合输出打开检测单元、耦合输出关闭检测单元。多通道耦合输出功能包括耦合输出打开功能和耦合输出关闭功能；具有主机耦合使能和通道耦合使能，可实现单台主机的多通道耦合输出功能，并且通过主机的数字端口，可实现多台主机的多通道耦合输出功能；在单台主机的每个通道中，可实现任意通道、任意顺序输出打开功能。

Description

一种基于FPGA的多通道耦合输出实现电路及方法
技术领域
本发明涉及程控直流电源技术领域，具体涉及一种基于FPGA的多通道耦合输出实现电路及方法。
背景技术
电源产品作为电子仪器设备的心脏，可满足国防军工单位、研究院所、高等院校等不同场合的测试应用需求，涉及研制、生产、检验、维护等全阶段过程。在各种自动测试***中，都装载了电子控制设备，这些先进的电子控制设备都需要电源对其提供能源，否则***根本无法工作。所以，电源在整个***中起着举足轻重的作用。
程控直流电源作为电源类的一个重要分支，具有电压可编程和电流可编程特性，因此可实现宽范围的电压电流输出，并且可通过串联和并联，来拓展电压电流输出范围，以满足不同的供电和测试需求。程控直流电源具有远程控制接口，可以通过编程实现上位机操作，它是在自动测试环境中，提供偏置功率和对部件或最终产品提供激励源的理想设备。
程控直流电源一般采用开关电源设计方式，再加上基于FPGA的快速PWM闭环控制技术、纹波与噪声抑制技术等关键技术，从而实现高精度、低纹波和噪声、小体积等特点。采用两级变换输出方案：第一级预稳压实现交流AC输入到DC输出的转换，输出固定电压+48V；第二级DC-DC变换实现功率的精确输出。采用两级变换输出方案，可提高系列化产品电路设计的灵活性，同时提高整机可靠性。
程控直流电源种类较多，按输出功率进行分类，可分为小功率程控直流电源、中功率程控直流电源、大功率程控直流电源；按输出通道进行分类，可分为单通道程控直流电源和多通道程控直流电源。
多通道程控直流电源，由于输出通道多，一台程控直流电源可代替多台单通道程控直流电源，在多路电源测试场合具有十分突出的优势。
多通道程控直流电源，通常采用“主机+模块”的设计方式，基于模块化设计思想，单台主机可控制多个输出通道。
在多通道程控直流电源设计中，要实现多个输出通道的同步输出，这是一个设计难题。在通常情况下，要实现通道同步输出，采用软件控制实现方式，由软件控制多个通道的顺序输出，这种设计方式，存在通道间的延迟时间不准确、多通道不能同时输出等问题。因此，需要研究程控直流电源多通道同步输出设计方法。
发明内容
针对现有技术中存在的上述问题，本发明提出了一种基于FPGA的多通道耦合输出实现电路及方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述发明目的1，本发明采用如下技术方案：
一种基于FPGA的多通道耦合输出实现电路，设置于单台主机内，包括CPU***、FPGA和数字端口；
CPU***，被配置为用于向FPGA发送设置参数；
FPGA，被配置为用于接收CPU***发送的设置参数，同时用于实现多通道耦合输出；
数字端口，被配置为用于实现多台主机之间的多通道耦合输出，包括耦合输出打开引脚和耦合输出关闭引脚；耦合输出打开引脚，用于实现多台主机的多通道耦合输出打开功能，耦合输出关闭引脚，用于实现多台主机的多通道耦合输出关闭功能。。
进一步地，单台主机包括2个通道，以FPGA作为多通道耦合输出的控制核心；在所述FPGA中，包括通道1耦合处理单元、通道2耦合处理单元、通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭产生单元、主机耦合输出关闭产生单元、耦合输出打开检测单元、耦合输出关闭检测单元；
通道1耦合处理单元和通道2耦合处理单元分别与通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭单元以及主机耦合输出关闭产生单元连接，通道耦合输出打开产生单元和主机耦合输出打开产生单元分别与耦合输出打开检测单元连接，通道耦合输出关闭产生单元和主机耦合输出关闭产生单元分别与耦合输出关闭检测单元连接；
通道1耦合处理单元，被配置为根据通道1设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道1耦合输出打开信号和通道1耦合输出关闭信号，以及产生通道1输出打开信号和通道1输出关闭信号；
通道2耦合处理单元，被配置为根据通道2设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道2耦合输出打开信号和通道2耦合输出关闭信号，以及产生通道2输出打开信号和通道2输出关闭信号；
通道耦合输出打开产生单元，被配置为根据通道1耦合输出打开信号以及通道2耦合输出打开信号，产生通道耦合输出打开信号；
主机耦合输出打开产生单元，被配置为根据通道耦合输出打开信号以及耦合输出打开检测信号，产生主机耦合输出打开信号；
通道耦合输出关闭产生单元，被配置为根据通道1耦合输出关闭信号以及通道2耦合输出关闭信号，产生通道耦合输出关闭信号；
主机耦合输出关闭产生单元，被配置为根据通道耦合输出关闭信号以及耦合输出关闭检测信号，产生主机耦合输出关闭信号；
耦合输出打开检测单元，被配置为检测通道耦合输出打开信号，并发送到数字端口耦合输出打开引脚，同时检测数字端口耦合输出打开引脚，产生耦合输出打开检测信号；
耦合输出关闭检测单元，被配置为检测通道耦合输出关闭信号，并发送到数字端口耦合输出关闭引脚，同时检测数字端口耦合输出关闭引脚，产生耦合输出关闭检测信号。
进一步地，该电路具有主机耦合使能和各通道耦合使能，可实现单台主机任意设置通道的耦合输出功能。
进一步地，在单台主机的2个通道中，每个通道具有独立的通道输出打开延迟时间设置功能以及通道输出关闭延迟时间设置功能，每个通道能够独立的输出打开延迟以及关闭延迟。
进一步地，该电路具有主机通用输出打开延迟时间设置功能，解决不同种类模块固有的输出打开延迟时间不同所造成的顺序输出问题。
为了实现上述目的2，本发明采用如下技术方案：
一种基于FPGA的多通道耦合输出实现方法，采用如上所述的基于FPGA的多通道耦合输出电路，以FPGA为控制核心，实现单台主机或多台主机的多通道耦合输出功能。
进一步地，利用主机耦合使能、各通道耦合使能，以及主机通用输出打开延迟时间设置、每个通道独立的输出打开延迟时间设置功能，可实现任意设置通道、任意设置顺序输出打开功能。
进一步地，实现单台主机的多通道耦合输出打开功能包括以下步骤：
S1、执行初始化操作：复位主机耦合输出打开信号frame_couple_on、通道耦合输出打开信号ch_couple_on、通道1耦合输出打开信号ch1_couple_on、通道2耦合输出打开信号ch2_couple_on、通道1设定输出打开信号ch1_set_on、通道2设定输出打开信号ch2_set_on、主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en、通道1耦合输出使能信号ch1_couple_outp_en、通道2耦合输出使能信号ch2_couple_outp_en；
S2、根据CPU***发送给FPGA的设置参数，设置主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en；
S3、根据CPU***发送给FPGA的设置参数，设置主机通用输出打开延迟时间frame_on_delay；
S4、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；由于在单台主机多通道耦合输出情况下，由数字端口耦合输出打开检测单元产生的耦合输出打开检测信号detect_couple_on始终无效，相当于将通道耦合输出打开信号ch_couple_on直接赋值给主机耦合输出打开信号frame_couple_on，且通道耦合输出打开信号ch_couple_on在初始化操作时设置为无效；
S5、同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
S6、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on，返回执行S4。
进一步地，在S5中，包括以下子步骤：
S5.1、根据CPU***发送给FPGA的设置参数，设置通道1输出打开延迟时间ch1_on_delay和通道2输出打开延迟时间ch2_on_delay；
S5.2、通道1和通道2分别同时执行设定输出打开检测操作和主机耦合输出打开检测操作；
S5.3、执行主机通用输出打开延迟时间frame_on_delay操作；
S5.4、执行通道1输出打开延迟时间ch1_on_delay操作和通道2输出打开延迟时间ch2_on_delay操作；
S5.5、通道1输出打开延迟时间ch1_on_delay操作完成后，由通道1耦合处理单元产生通道1输出打开信号ch1_outp_on，由FPGA实现对程控直流电源通道1的输出打开操作；通道2输出打开延迟时间ch2_on_delay操作完成后，由通道2耦合处理单元产生通道2输出打开信号ch2_outp_on，由FPGA实现对程控直流电源通道2的输出打开操作；
S5.6、对主机耦合使能信号frame_couple_en和通道1耦合使能信号ch1_couple_en执行“或”操作，对主机耦合使能信号frame_couple_en和通道2耦合使能信号ch2_couple_en执行“或”操作，产生通道1耦合输出使能信号ch1_couple_outp_en和通道2耦合输出使能信号ch2_couple_outp_en；
S5.7、检测通道1耦合输出使能信号ch1_couple_outp_en；若检测到通道1耦合输出使能信号ch1_couple_outp_en有效，则执行S5.8；若检测到通道1耦合输出使能信号ch1_couple_outp_en无效，则执行S6；
检测通道2耦合输出使能信号ch2_couple_outp_en；若检测到通道2耦合输出使能信号ch2_couple_outp_en有效，则执行S5.8；若检测到通道2耦合输出使能信号ch2_couple_outp_en无效，则执行S6；
S5.8、由通道1耦合处理单元产生通道1耦合输出打开信号ch1_couple_on，由通道2耦合处理单元产生通道2耦合输出打开信号ch2_couple_on，转至执行S6。
进一步地，在S5.2中，通道1和通道2执行设定输出打开检测操作，包括以下子步骤：
S5.2.1.1、根据CPU***发送给FPGA的设置参数，设置通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on；
S5.2.1.2、检测通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on是否有效；
若检测到通道1设定输出打开信号ch1_set_on有效，则执行S5.2.1.3；若检测到通道1设定输出打开信号ch1_set_on无效，则执行S5.2；
若检测到通道2设定输出打开信号ch2_set_on有效，则执行S5.2.1.3；若检测到通道2设定输出打开信号ch2_set_on无效，则执行S5.2；
S5.2.1.3、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.3；
或检测到主机耦合使能信号frame_couple_en无效，则执行S5.4；
进一步地，执行通道1和通道2的主机耦合输出打开检测操作，包括以下子步骤：
S5.2.2.1、检测主机耦合输出打开信号frame_couple_on；
若检测到主机耦合输出打开信号frame_couple_on有效，则执行S5.2.2.2；
若检测到主机耦合输出打开信号frame_couple_on无效，则返回执行S5.2；
S5.2.2.2、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.2.2.3；
或检测到主机耦合使能信号frame_couple_en无效，则返回执行S5.2；
S5.2.2.3、检测通道1耦合使能信号ch1_couple_en和通道2耦合使能信号ch2_couple_en；
若检测到通道1耦合使能信号ch1_couple_en有效，则执行S5.3；若检测到通道1耦合使能信号ch1_couple_en无效，则返回执行步骤5.2；
若检测到通道2耦合使能信号ch2_couple_en有效，则执行S5.3；若检测到通道2耦合使能信号ch2_couple_en无效，则返回执行步骤5.2；
进一步地，针对实现2台主机的多通道耦合输出打开延迟功能和耦合输出打开功能，将主机1和主机2的数字端口的耦合输出打开引脚连接起来，且主机1和主机2的耦合输出打开引脚均为双向引脚；
为了实现2台主机的多通道耦合输出打开功能，在主机1和主机2中执行以下步骤：
S1、执行初始化相关操作，设置主机耦合使能信号、通道1耦合使能信号以及通道2耦合使能信号，设置主机通用输出打开延迟时间；
S2、检测数字端口的耦合输出打开引脚，由数字端口耦合输出打开检测单元产生耦合输出打开检测信号detect_couple_on；
S3、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
S4、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on；
S5、一方面，在主机1中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机1的数字端口耦合输出打开引脚，作为主机2的数字端口耦合输出打开信号；
在主机2中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机2的数字端口耦合输出打开引脚，作为主机1的数字端口耦合输出打开信号；
另一方面，将通道耦合输出打开信号ch_couple_on发送到主机耦合输出打开产生单元，返回执行S2。
进一步地，在实现单台主机或2台主机的多通道耦合输出关闭功能时，不需要设置主机通用输出关闭延迟时间。
本发明具有如下有益效果：
与现有技术相比，本发明提出的基于FPGA的多通道耦合输出实现电路及方法，具有主机耦合使能和通道耦合使能，可实现单台主机的多通道耦合输出功能，并且通过主机的数字端口，可实现多台主机的多通道耦合输出功能；多通道耦合输出功能包括耦合输出打开功能和耦合输出关闭功能；在单台主机的每个通道中，都具有独立的输出打开延迟时间设置以及输出关闭延迟时间设置功能，同时具有主机通用输出打开延迟时间设置功能，可以解决不同种类模块固有的输出打开延迟时间不同所造成的顺序输出难题，可实现任意通道、任意顺序输出打开功能；核心设计方法全部在FPGA中实现，速度快、可移植性高。
附图说明
图1是本发明中多通道输出电路框图；
图2是本发明中多通道非同步输出打开示意图；
图3是本发明中多通道同步输出打开示意图；
图4是本发明中单台主机多通道耦合输出打开设计流程图；
图5是本发明中单台主机多通道耦合输出关闭设计流程图；
图6是本发明中2台主机多通道耦合输出打开设计流程图；
图7是本发明中2台主机多通道耦合输出关闭设计流程图。
具体实施方式
下面结合附图和具体实施例对本发明的具体实施方式做进一步说明：
如图1所示，一种基于FPGA的多通道耦合输出实现电路，包括CPU***、FPGA和数字端口。CPU***，主要用于向FPGA发送设置参数；FPGA主要用于接收CPU***发送的设置参数，同时用于实现多通道耦合输出的核心设计方法；多台主机之间可通过主机的数字端口，以实现多台主机的多通道耦合输出。
本发明提出的基于FPGA的多通道耦合输出功能，以FPGA为控制核心，并且单台主机包含2个通道，耦合输出功能包括耦合输出打开功能和耦合输出关闭功能。
在FPGA设计中，主要包括通道1耦合处理单元、通道2耦合处理单元、通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭产生单元、主机耦合输出关闭产生单元、耦合输出打开检测单元、耦合输出关闭检测单元。
通道1耦合处理单元，根据通道1设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道1耦合输出打开信号和通道1耦合输出关闭信号，以及产生通道1输出打开信号和通道1输出关闭信号；通道2耦合处理单元，根据通道2设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道2耦合输出打开信号和通道2耦合输出关闭信号，以及产生通道2输出打开信号和通道2输出关闭信号；通道耦合输出打开产生单元，根据通道1耦合输出打开信号以及通道2耦合输出打开信号，产生通道耦合输出打开信号；主机耦合输出打开产生单元，根据通道耦合输出打开信号以及耦合输出打开检测信号，产生主机耦合输出打开信号；通道耦合输出关闭产生单元，根据通道1耦合输出关闭信号以及通道2耦合输出关闭信号，产生通道耦合输出关闭信号；主机耦合输出关闭产生单元，根据通道耦合输出关闭信号以及耦合输出关闭检测信号，产生主机耦合输出关闭信号；耦合输出打开检测单元，检测通道耦合输出打开信号，并发送到数字端口耦合输出打开引脚，同时检测数字端口耦合输出打开引脚，产生耦合输出打开检测信号；耦合输出关闭检测单元，检测通道耦合输出关闭信号，并发送到数字端口耦合输出关闭引脚，同时检测数字端口耦合输出关闭引脚，产生耦合输出关闭检测信号。
通过以上的实现电路和基于FPGA的实现方法，可实现单台主机的多通道耦合输出打开功能以及耦合输出关闭功能。并且多台主机之间通过主机数字端口的耦合输出打开引脚，可实现多台主机的多通道耦合输出打开功能；通过主机数字端口的耦合输出关闭引脚，可实现多台主机的多通道耦合输出关闭功能。
在上述电路的基础上，本发明还提供一种基于FPGA的多通道耦合输出实现方法。
在多通道程控直流电源中，由于不同种类的模块，具有不同的固有输出打开延迟时间，这对实现多通道同步输出造成非常大的困难。如图2所示，通道1(模块1)的固有输出打开延迟时间为16ms，通道2(模块2)的固有输出打开延迟时间为20ms，设置通道1的输出打开延迟时间为10ms，设置通道2的输出打开延迟时间为20ms，如果只设置每个通道的输出打开延迟时间，由于操作者并不知道每个模块的固有输出打开延迟时间，因此很难实现多通道同步输出功能。即使操作者知道每个模块的固有输出打开延迟时间，在设置每个通道的输出打开延迟时间时，也需要一定的计算过程，操作十分不方便，且容易设置错误，会出现意想不到的通道输出打开顺序。
在本发明提出的基于FPGA的多通道耦合输出设计中，具有主机耦合使能，且每个通道具有独立的通道耦合使能，可实现单台主机的任意设置通道的耦合输出功能。具体设置参数由CPU***发送给FPGA，由FPGA根据主机耦合使能和各通道耦合使能设置值，实现任意设置通道的耦合输出功能。
在单台主机的2个通道中，每个通道具有独立的通道输出打开延迟时间设置以及通道输出关闭延迟时间设置功能，每个通道可实现独立的输出打开延迟以及输出关闭延迟；同时具有主机通用输出打开延迟时间设置功能，可以解决不同种类模块固有的输出打开延迟时间不同所造成的顺序输出难题。具体设置参数由CPU***发送给FPGA，由FPGA根据主机通用输出打开延迟时间设置以及每个通道的输出打开延迟时间设置，可实现多通道任意设置顺序输出打开功能。
结合以上介绍的主机耦合使能、各通道耦合使能，以及主机通用输出打开延迟时间设置、每个通道独立的输出打开延迟时间设置，可实现任意设置通道、任意设置顺序输出打开功能。如图3所示，若通道1(模块1)的固有输出打开延迟时间为16ms，通道2(模块2)的固有输出打开延迟时间为20ms，设置主机通用输出打开延迟时间要求大于每个模块固有输出打开延迟时间的最大值，如设置主机通用输出打开延迟时间为30ms。若设置参数为主机耦合使能有效、通道1耦合使能有效、通道2耦合使能有效，在操作者设置任意通道输出打开后，首先开始执行主机通用输出打开延迟时间操作，并且这个时间覆盖了2个通道的固有输出打开延迟时间，在主机通用输出打开延迟时间结束时，接着开始执行2个通道的输出打开延迟时间操作，因此，可以实现2个通道的同步输出打开功能。若改变每个通道的输出打开延迟时间参数，即可实现2个通道任意设置顺序输出打开功能。若再改变主机耦合使能及各通道耦合使能参数，即可实现任意设置通道、任意设置顺序输出打开功能。
在多通道程控直流电源中，即使是不同种类的模块，也具有基本相同的固有输出关闭延迟时间，因此，在本发明设计中，不需要提供主机通用输出关闭延迟时间设置功能，只需要提供各个通道的输出关闭延迟时间设置功能，就可实现任意设置通道、任意设置顺序输出关闭功能。
实施例1：
一、在基于FPGA的多通道耦合输出设计中，针对单台主机，包含2个通道，本发明提供一种基于FPGA的单台主机多通道耦合输出打开设计方法，可实现任意设置通道、任意设置顺序输出打开功能，如图4所示，具体包括步骤如下：
S1、执行初始化操作：复位主机耦合输出打开信号frame_couple_on、通道耦合输出打开信号ch_couple_on、通道1耦合输出打开信号ch1_couple_on、通道2耦合输出打开信号ch2_couple_on、通道1设定输出打开信号ch1_set_on、通道2设定输出打开信号ch2_set_on、主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en、通道1耦合输出使能信号ch1_couple_outp_en、通道2耦合输出使能信号ch2_couple_outp_en；
S2、根据CPU***发送给FPGA的设置参数，设置主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en；
S3、根据CPU***发送给FPGA的设置参数，设置主机通用输出打开延迟时间frame_on_delay；
S4、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；由于在单台主机多通道耦合输出情况下，由数字端口耦合输出打开检测单元产生的耦合输出打开检测信号detect_couple_on始终无效，相当于将通道耦合输出打开信号ch_couple_on直接赋值给主机耦合输出打开信号frame_couple_on，且通道耦合输出打开信号ch_couple_on在初始化操作时设置为无效；
S5、同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
具体地，在S5中包括下列子步骤：
S5.1、根据CPU***发送给FPGA的设置参数，设置通道1输出打开延迟时间ch1_on_delay和通道2输出打开延迟时间ch2_on_delay；
S5.2、通道1和通道2分别同时执行设定输出打开检测操作和主机耦合输出打开检测操作；
具体地，在S5.2中，通道1和通道2执行设定输出打开检测操作包括下列子步骤：
S5.2.1.1、根据CPU***发送给FPGA的设置参数，设置通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on；
S5.2.1.2、检测通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on是否有效；
若检测到通道1设定输出打开信号ch1_set_on有效，则执行S5.2.1.3；若检测到通道1设定输出打开信号ch1_set_on无效，则执行S5.2；
若检测到通道2设定输出打开信号ch2_set_on有效，则执行S5.2.1.3；若检测到通道2设定输出打开信号ch2_set_on无效，则执行S5.2；
S5.2.1.3、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.3；
或检测到主机耦合使能信号frame_couple_en无效，则执行S5.4；
具体地，执行通道1和通道2的主机耦合输出打开检测操作，包括下列子步骤：
S5.2.2.1、检测主机耦合输出打开信号frame_couple_on；
若检测到主机耦合输出打开信号frame_couple_on有效，则执行S5.2.2.2；
若检测到主机耦合输出打开信号frame_couple_on无效，则返回执行S5.2；
S5.2.2.2、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.2.2.3；
或检测到主机耦合使能信号frame_couple_en无效，则返回执行S5.2；
S5.2.2.3、检测通道1耦合使能信号ch1_couple_en和通道2耦合使能信号ch2_couple_en；
若检测到通道1耦合使能信号ch1_couple_en有效，则执行S5.3；若检测到通道1耦合使能信号ch1_couple_en无效，则返回执行步骤5.2；
若检测到通道2耦合使能信号ch2_couple_en有效，则执行S5.3；若检测到通道2耦合使能信号ch2_couple_en无效，则返回执行步骤5.2；
S5.3、执行主机通用输出打开延迟时间frame_on_delay操作；
S5.4、执行通道1输出打开延迟时间ch1_on_delay操作和通道2输出打开延迟时间ch2_on_delay操作；
S5.5、通道1输出打开延迟时间ch1_on_delay操作完成后，由通道1耦合处理单元产生通道1输出打开信号ch1_outp_on，由FPGA实现对程控直流电源通道1的输出打开操作；通道2输出打开延迟时间ch2_on_delay操作完成后，由通道2耦合处理单元产生通道2输出打开信号ch2_outp_on，由FPGA实现对程控直流电源通道2的输出打开操作；
S5.6、对主机耦合使能信号frame_couple_en和通道1耦合使能信号ch1_couple_en执行“或”操作，对主机耦合使能信号frame_couple_en和通道2耦合使能信号ch2_couple_en执行“或”操作，产生通道1耦合输出使能信号ch1_couple_outp_en和通道2耦合输出使能信号ch2_couple_outp_en；
S5.7、检测通道1耦合输出使能信号ch1_couple_outp_en；若检测到通道1耦合输出使能信号ch1_couple_outp_en有效，则执行S5.8；若检测到通道1耦合输出使能信号ch1_couple_outp_en无效，则执行S6；
检测通道2耦合输出使能信号ch2_couple_outp_en；若检测到通道2耦合输出使能信号ch2_couple_outp_en有效，则执行S5.8；若检测到通道2耦合输出使能信号ch2_couple_outp_en无效，则执行S6；
S5.8、由通道1耦合处理单元产生通道1耦合输出打开信号ch1_couple_on，由通道2耦合处理单元产生通道2耦合输出打开信号ch2_couple_on，转至执行S6。
S6、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on，返回执行S4。
二、在基于FPGA的多通道耦合输出设计中，针对单台主机，包含2个通道，本发明提供一种基于FPGA的单台主机多通道耦合输出关闭设计方法，可实现任意设置通道、任意设置顺序输出关闭功能，如图5所示，具体包括步骤如下：
S1、执行初始化操作：复位主机耦合输出关闭信号frame_couple_off、通道耦合输出关闭信号ch_couple_off、通道1耦合输出关闭信号ch1_couple_off、通道2耦合输出关闭信号ch2_couple_off、通道1设定输出关闭信号ch1_set_off、通道2设定输出关闭信号ch2_set_off、主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en、通道1耦合输出使能信号ch1_couple_outp_en、通道2耦合输出使能信号ch2_couple_outp_en；
S2、根据CPU***发送给FPGA的设置参数，设置主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en；
S3、对通道耦合输出关闭信号ch_couple_off和耦合输出关闭检测信号detect_couple_off，执行“或”操作，产生主机耦合输出关闭信号frame_couple_off；由于在单台主机多通道耦合输出情况下，由数字端口耦合输出关闭检测单元产生的耦合输出关闭检测信号detect_couple_off始终无效，相当于将通道耦合输出关闭信号ch_couple_off直接赋值给主机耦合输出关闭信号frame_couple_off，且通道耦合输出关闭信号ch_couple_off在初始化操作时设置为无效；
S4、同时执行通道1耦合输出关闭处理操作和通道2耦合输出关闭处理操作；
具体地，S4包括以下子步骤：
S4.1、根据CPU***发送给FPGA的设置参数，设置通道1输出关闭延迟时间ch1_off_delay和通道2输出关闭延迟时间ch2_off_delay；
S4.2、通道1和通道2分别同时执行设定输出关闭检测操作和主机耦合输出关闭检测操作；
在S4.2中，通道1和通道2执行设定输出关闭检测操作包括下列子步骤：
S4.2.1.1、根据CPU***发送给FPGA的设置参数，设置通道1设定输出关闭信号ch1_set_off和通道2设定输出关闭信号ch2_set_off；
S4.2.1.2、检测通道1设定输出关闭信号ch1_set_off和通道2设定输出关闭信号ch2_set_off是否有效；
若检测到通道1设定输出关闭信号ch1_set_off有效，则执行S4.2.1.3；若检测到通道1设定输出关闭信号ch1_set_off无效，则执行S4.2；
若检测到通道2设定输出关闭信号ch2_set_off有效，则执行S4.2.1.3；若检测到通道2设定输出关闭信号ch2_set_off无效，则执行S4.2；
S4.2.1.3、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S4.3；
或检测到主机耦合使能信号frame_couple_en无效，则执行S4.4；
具体地，通道1和通道1执行主机耦合输出关闭检测操作包括下列子步骤：
S4.2.2.1、检测主机耦合输出关闭信号frame_couple_off；
若检测到主机耦合输出关闭信号frame_couple_off有效，则执行S4.2.2.2；
若检测到主机耦合输出关闭信号frame_couple_off无效，则返回执行S4.2；
S4.2.2.2、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S4.2.2.3；
或检测到主机耦合使能信号frame_couple_en无效，则返回执行S4.2；
S4.2.2.3、检测通道1耦合使能信号ch1_couple_en和通道2耦合使能信号ch2_couple_en；
若检测到通道1耦合使能信号ch1_couple_en有效，则执行S4.3；若检测到通道1耦合使能信号ch1_couple_en无效，则返回执行步骤4.2；
若检测到通道2耦合使能信号ch2_couple_en有效，则执行S4.3；若检测到通道2耦合使能信号ch2_couple_en无效，则返回执行步骤4.2；
S4.3、执行通道1输出关闭延迟时间ch1_off_delay操作和通道2输出关闭延迟时间ch2_off_delay操作；
S4.4、通道1输出关闭延迟时间ch1_off_delay操作完成后，由通道1耦合处理单元产生通道1输出关闭信号ch1_outp_off，由FPGA实现对程控直流电源通道1的输出关闭操作；通道2输出关闭延迟时间ch2_off_delay操作完成后，由通道2耦合处理单元产生通道2输出关闭信号ch2_outp_off，由FPGA实现对程控直流电源通道2的输出关闭操作；
S4.5、对主机耦合使能信号frame_couple_en和通道1耦合使能信号ch1_couple_en执行“或”操作，对主机耦合使能信号frame_couple_en和通道2耦合使能信号ch2_couple_en执行“或”操作，产生通道1耦合输出使能信号ch1_couple_outp_en和通道2耦合输出使能信号ch2_couple_outp_en；
S4.6、检测通道1耦合输出使能信号ch1_couple_outp_en；若检测到通道1耦合输出使能信号ch1_couple_outp_en有效，则执行S4.7；若检测到通道1耦合输出使能信号ch1_couple_outp_en无效，则执行S5；
检测通道2耦合输出使能信号ch2_couple_outp_en；若检测到通道2耦合输出使能信号ch2_couple_outp_en有效，则执行S4.7；若检测到通道2耦合输出使能信号ch2_couple_outp_en无效，则执行S5；
S4.7、由通道1耦合处理单元产生通道1耦合输出关闭信号ch1_couple_off，由通道2耦合处理单元产生通道2耦合输出关闭信号ch2_couple_off，转至执行S5。
S5、对通道1耦合输出关闭信号ch1_couple_off和通道2耦合输出关闭信号ch2_couple_off执行“或”操作，产生通道耦合输出关闭信号ch_couple_off，返回执行S3。
实施例2：
一、在基于FPGA的多通道耦合输出设计中，针对2台主机，单台主机包含2个通道，本发明提供一种基于FPGA的多台主机多通道耦合输出打开设计方法，2台主机之间通过主机数字端口的耦合输出打开引脚，可实现多台主机的任意设置通道、任意设置顺序输出打开功能。
连接主机1和主机2数字端口的耦合输出打开引脚，且数字端口耦合输出打开引脚为双向引脚，不仅可以接收数字端口耦合输出打开引脚上的数字端口耦合输出打开信号，又可以向数字端口耦合输出打开引脚上发送本主机产生的数字端口耦合输出打开信号。
为了实现2台主机的多通道耦合输出打开功能，如图6所示，在主机1和主机2中执行以下步骤：
S1、执行初始化相关操作，设置主机耦合使能信号、通道1耦合使能信号以及通道2耦合使能信号，设置主机通用输出打开延迟时间；
S2、检测数字端口的耦合输出打开引脚，由数字端口耦合输出打开检测单元产生耦合输出打开检测信号detect_couple_on；
S3、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
S4、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on；
S5、一方面，在主机1中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机1的数字端口耦合输出打开引脚，作为主机2的数字端口耦合输出打开信号；
在主机2中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机2的数字端口耦合输出打开引脚，作为主机1的数字端口耦合输出打开信号；
另一方面，将通道耦合输出打开信号ch_couple_on发送到主机耦合输出打开产生单元，返回执行S2。
二、在基于FPGA的多通道耦合输出设计中，针对2台主机，单台主机包含2个通道，本发明提供一种基于FPGA的多台主机多通道耦合输出关闭设计方法，2台主机之间通过主机数字端口的耦合输出关闭引脚，可实现多台主机的任意设置通道、任意设置顺序输出关闭功能。
连接主机1和主机2数字端口的耦合输出关闭引脚，且数字端口耦合输出关闭引脚为双向引脚，不仅可以接收数字端口耦合输出关闭引脚上的数字端口耦合输出关闭信号，又可以向数字端口耦合输出关闭引脚上发送本主机产生的数字端口耦合输出关闭信号。
为了实现2台主机的多通道耦合输出关闭功能，如图7所示，在主机1和主机2中执行以下步骤：
S1、执行初始化相关操作，设置主机耦合使能信号、通道1耦合使能信号以及通道2耦合使能信号；
S2、检测数字端口的耦合输出关闭引脚，由数字端口耦合输出关闭检测单元产生耦合输出关闭检测信号detect_couple_off；
S3、对通道耦合输出关闭信号ch_couple_off和耦合输出关闭检测信号detect_couple_off，执行“或”操作，产生主机耦合输出关闭信号frame_couple_off；同时执行通道1耦合输出关闭处理操作和通道2耦合输出关闭处理操作；
S4、对通道1耦合输出关闭信号ch1_couple_off和通道2耦合输出关闭信号ch2_couple_off执行“或”操作，产生通道耦合输出关闭信号ch_couple_off；
S5、一方面，在主机1中，根据通道耦合输出关闭信号ch_couple_off，由耦合输出关闭检测单元产生数字端口耦合输出关闭信号digport_couple_off，发送到主机1的数字端口耦合输出关闭引脚，作为主机2的数字端口耦合输出关闭信号；
在主机2中，根据通道耦合输出关闭信号ch_couple_off，由耦合输出关闭检测单元产生数字端口耦合输出关闭信号digport_couple_off，发送到主机2的数字端口耦合输出关闭引脚，作为主机1的数字端口耦合输出关闭信号；
另一方面，将通道耦合输出关闭信号ch_couple_off发送到主机耦合输出关闭产生单元，返回执行S2。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (12)

1.一种基于FPGA的多通道耦合输出实现电路，其特征在于，所述多通道耦合输出电路设置于主机内，包括CPU***、FPGA和数字端口；
所述CPU***，被配置为用于向FPGA发送设置参数；
所述FPGA，被配置为用于接收CPU***发送的设置参数，同时用于实现多通道耦合输出；
所述数字端口，被配置为用于实现多台主机之间的多通道耦合输出，包括耦合输出打开引脚和耦合输出关闭引脚；所述耦合输出打开引脚，用于实现多台主机的多通道耦合输出打开功能，所述耦合输出关闭引脚，用于实现多台主机的多通道耦合输出关闭功能。
2.根据权利要求1所述的一种基于FPGA的多通道耦合输出实现电路，其特征在于，每台主机包括2个通道，以FPGA作为多通道耦合输出的控制核心；在所述FPGA中，包括通道1耦合处理单元、通道2耦合处理单元、通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭产生单元、主机耦合输出关闭产生单元、耦合输出打开检测单元、耦合输出关闭检测单元；
所述通道1耦合处理单元和通道2耦合处理单元分别与通道耦合输出打开产生单元、主机耦合输出打开产生单元、通道耦合输出关闭单元以及主机耦合输出关闭产生单元连接，通道耦合输出打开产生单元和主机耦合输出打开产生单元分别与耦合输出打开检测单元连接，通道耦合输出关闭产生单元和主机耦合输出关闭产生单元分别与耦合输出关闭检测单元连接；
所述通道1耦合处理单元，被配置为根据通道1设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道1耦合输出打开信号和通道1耦合输出关闭信号，以及产生通道1输出打开信号和通道1输出关闭信号；
所述通道2耦合处理单元，被配置为根据通道2设定输出打开信号、主机耦合输出打开信号以及主机耦合输出关闭信号，产生通道2耦合输出打开信号和通道2耦合输出关闭信号，以及产生通道2输出打开信号和通道2输出关闭信号；
所述通道耦合输出打开产生单元，被配置为根据通道1耦合输出打开信号以及通道2耦合输出打开信号，产生通道耦合输出打开信号；
所述主机耦合输出打开产生单元，被配置为根据通道耦合输出打开信号以及耦合输出打开检测信号，产生主机耦合输出打开信号；
所述通道耦合输出关闭产生单元，被配置为根据通道1耦合输出关闭信号以及通道2耦合输出关闭信号，产生通道耦合输出关闭信号；
所述主机耦合输出关闭产生单元，被配置为根据通道耦合输出关闭信号以及耦合输出关闭检测信号，产生主机耦合输出关闭信号；
所述耦合输出打开检测单元，被配置为检测通道耦合输出打开信号，并发送到数字端口耦合输出打开引脚，同时检测数字端口耦合输出打开引脚，产生耦合输出打开检测信号；
所述耦合输出关闭检测单元，被配置为检测通道耦合输出关闭信号，并发送到数字端口耦合输出关闭引脚，同时检测数字端口耦合输出关闭引脚，产生耦合输出关闭检测信号。
3.根据权利要求1所述的一种基于FPGA的多通道耦合输出实现电路，其特征在于，所述电路具有主机耦合使能和各通道耦合使能。
4.根据权利要求1所述的一种基于FPGA的多通道耦合输出实现电路，其特征在于，在单台主机的2个通道中，每个通道具有独立的通道输出打开延迟时间设置功能以及通道输出关闭延迟时间设置功能。
5.根据权利要求1所述的一种基于FPGA的多通道耦合输出实现电路，其特征在于，所述电路具有主机通用输出打开延迟时间设置功能。
6.一种基于FPGA的多通道耦合输出实现方法，其特征在于，采用如权利要求1-5任一项所述的基于FPGA的多通道耦合输出实现电路，以FPGA为控制核心，实现单台主机或多台主机的多通道耦合输出功能。
7.根据权利要求6所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，利用主机耦合使能、各通道耦合使能，以及主机通用输出打开延迟时间设置、每个通道独立的输出打开延迟时间设置功能，实现任意设置通道、任意设置顺序输出打开功能。
8.根据权利要求7所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，实现单台主机的多通道耦合输出打开功能包括以下步骤：
S1、执行初始化操作：复位主机耦合输出打开信号frame_couple_on、通道耦合输出打开信号ch_couple_on、通道1耦合输出打开信号ch1_couple_on、通道2耦合输出打开信号ch2_couple_on、通道1设定输出打开信号ch1_set_on、通道2设定输出打开信号ch2_set_on、主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en、通道1耦合输出使能信号ch1_couple_outp_en、通道2耦合输出使能信号ch2_couple_outp_en；
S2、根据CPU***发送给FPGA的设置参数，设置主机耦合使能信号frame_couple_en、通道1耦合使能信号ch1_couple_en、通道2耦合使能信号ch2_couple_en；
S3、根据CPU***发送给FPGA的设置参数，设置主机通用输出打开延迟时间frame_on_delay；
S4、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；由于在单台主机多通道耦合输出情况下，由数字端口耦合输出打开检测单元产生的耦合输出打开检测信号detect_couple_on始终无效，相当于将通道耦合输出打开信号ch_couple_on直接赋值给主机耦合输出打开信号frame_couple_on，且通道耦合输出打开信号ch_couple_on在初始化操作时设置为无效；
S5、同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
S6、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on，返回执行S4。
9.根据权利要求8所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，在所述S5中，包括以下子步骤：
S5.1、根据CPU***发送给FPGA的设置参数，设置通道1输出打开延迟时间ch1_on_delay和通道2输出打开延迟时间ch2_on_delay；
S5.2、同时执行通道1和通道2的设定输出打开检测操作和主机耦合输出打开检测操作；
S5.3、执行主机通用输出打开延迟时间frame_on_delay操作；
S5.4、执行通道1输出打开延迟时间ch1_on_delay操作和通道2输出打开延迟时间ch2_on_delay操作；
S5.5、通道1输出打开延迟时间ch1_on_delay操作完成后，由通道1耦合处理单元产生通道1输出打开信号ch1_outp_on，由FPGA实现对程控直流电源通道1的输出打开操作；通道2输出打开延迟时间ch2_on_delay操作完成后，由通道2耦合处理单元产生通道2输出打开信号ch2_outp_on，由FPGA实现对程控直流电源通道2的输出打开操作；
S5.6、对主机耦合使能信号frame_couple_en和通道1耦合使能信号ch1_couple_en执行“或”操作，对主机耦合使能信号frame_couple_en和通道2耦合使能信号ch2_couple_en执行“或”操作，产生通道1耦合输出使能信号ch1_couple_outp_en和通道2耦合输出使能信号ch2_couple_outp_en；
S5.7、检测通道1耦合输出使能信号ch1_couple_outp_en；若检测到通道1耦合输出使能信号ch1_couple_outp_en有效，则执行S5.8；若检测到通道1耦合输出使能信号ch1_couple_outp_en无效，则执行S6；
检测通道2耦合输出使能信号ch2_couple_outp_en；若检测到通道2耦合输出使能信号ch2_couple_outp_en有效，则执行S5.8；若检测到通道2耦合输出使能信号ch2_couple_outp_en无效，则执行S6；
S5.8、由通道1耦合处理单元产生通道1耦合输出打开信号ch1_couple_on，由通道2耦合处理单元产生通道2耦合输出打开信号ch2_couple_on，转至执行S6。
10.根据权利要求9所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，在所述S5.2中，所述执行通道1和通道2的设定输出打开检测操作，包括以下子步骤：
S5.2.1.1、根据CPU***发送给FPGA的设置参数，设置通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on；
S5.2.1.2、检测通道1设定输出打开信号ch1_set_on和通道2设定输出打开信号ch2_set_on是否有效；
若检测到通道1设定输出打开信号ch1_set_on有效，则执行S5.2.1.3；若检测到通道1设定输出打开信号ch1_set_on无效，则执行S5.2；
若检测到通道2设定输出打开信号ch2_set_on有效，则执行S5.2.1.3；若检测到通道2设定输出打开信号ch2_set_on无效，则执行S5.2；
S5.2.1.3、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.3；
或检测到主机耦合使能信号frame_couple_en无效，则执行S5.4；
所述执行通道1和通道2的主机耦合输出打开检测操作，包括以下子步骤：
S5.2.2.1、检测主机耦合输出打开信号frame_couple_on；
若检测到主机耦合输出打开信号frame_couple_on有效，则执行S5.2.2.2；
若检测到主机耦合输出打开信号frame_couple_on无效，则返回执行S5.2；
S5.2.2.2、检测主机耦合使能信号frame_couple_en；
若检测到主机耦合使能信号frame_couple_en有效，则执行S5.2.2.3；
或检测到主机耦合使能信号frame_couple_en无效，则返回执行S5.2；
S5.2.2.3、检测通道1耦合使能信号ch1_couple_en和通道2耦合使能信号ch2_couple_en；
若检测到通道1耦合使能信号ch1_couple_en有效，则执行S5.3；若检测到通道1耦合使能信号ch1_couple_en无效，则返回执行步骤5.2；
若检测到通道2耦合使能信号ch2_couple_en有效，则执行S5.3；若检测到通道2耦合使能信号ch2_couple_en无效，则返回执行步骤5.2。
11.根据权利要求7所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，针对实现2台主机的多通道耦合输出打开延迟功能和耦合输出打开功能，将主机1和主机2的数字端口的耦合输出打开引脚连接起来，且主机1和主机2的耦合输出打开引脚均为双向引脚；
为了实现2台主机的多通道耦合输出打开功能，在主机1和主机2中执行以下步骤：
S1、执行初始化相关操作，设置主机耦合使能信号、通道1耦合使能信号以及通道2耦合使能信号，设置主机通用输出打开延迟时间；
S2、检测数字端口的耦合输出打开引脚，由数字端口耦合输出打开检测单元产生耦合输出打开检测信号detect_couple_on；
S3、对通道耦合输出打开信号ch_couple_on和耦合输出打开检测信号detect_couple_on，执行“或”操作，产生主机耦合输出打开信号frame_couple_on；同时执行通道1耦合输出打开处理操作和通道2耦合输出打开处理操作；
S4、对通道1耦合输出打开信号ch1_couple_on和通道2耦合输出打开信号ch2_couple_on执行“或”操作，产生通道耦合输出打开信号ch_couple_on；
S5、一方面，在主机1中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机1的数字端口耦合输出打开引脚，作为主机2的数字端口耦合输出打开信号；
在主机2中，根据通道耦合输出打开信号ch_couple_on，由耦合输出打开检测单元产生数字端口耦合输出打开信号digport_couple_on，发送到主机2的数字端口耦合输出打开引脚，作为主机1的数字端口耦合输出打开信号；
另一方面，将通道耦合输出打开信号ch_couple_on发送到主机耦合输出打开产生单元，返回执行S2。
12.根据权利要求8或11所述的一种基于FPGA的多通道耦合输出实现方法，其特征在于，在实现单台主机或2台主机的多通道耦合输出关闭功能时，不需要设置主机通用输出关闭延迟时间。
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