CN113964195B - 去耦合电容电路结构 - Google Patents

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Abstract

本发明涉及集成电路设计技术领域，公开了一种去耦合电容电路结构。本发明包括PMOS管、NMOS管、第一多晶硅层、第二多晶硅层、第一至第四金属层、第一基准多晶硅及第二基准多晶硅；PMOS管具有第一有源区、第一衬底以及第一栅极接触孔，第一有源区内设有第一源极接触孔阵列、第一栅极区和第一漏极接触孔阵列；NMOS管具有第二有源区、第二衬底以及第二栅极接触孔，第二有源区内设有第二源极接触孔阵列、第二栅极区及第二漏极接触孔阵列。本发明利用多晶硅层作为MOS管的栅极多晶硅结构，并使基准多晶硅并入到对应的多晶硅层，能够降低寄生电阻值；将金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大接触面积，能够降低寄生电阻值且提高寄生电容值。

Description

去耦合电容电路结构
技术领域
本发明涉及集成电路设计技术领域，特别是一种去耦合电容电路结构。
背景技术
随着半导体制造技术的微缩发展，芯片主频能够持续提升以满足更高性能的应用场景需求；另一方面，为了降低芯片整体的功耗，每一代新制程的核心工作电压却一直在降低。高频率的瞬态抽、放电流在芯片电源的封装走线上产生了较大的感生电压，其电压幅度值必须要控制在核心工作电压标称值的一定比例内，才能保证核心电路的时序和速度要求。
目前主流的做法是在芯片内有瞬态大电流的电源线和地线之间添加去耦合电容，最典型的是数字逻辑电路工作的低压电源域(下称“数字电压域”)，因其电路规模大，工作频率高，电源线和地线存在分布电阻，瞬态的感生电压影响更严重。
然而在数字电压域添加去耦合电容电路结构存在以下问题：为了达到更好的去耦合效果，每个标准单元的单位面积的寄生电容值要尽量大，但寄生电容值越大的情况越容易造成尺寸过大，等效寄生电阻大、整体功耗也较高。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种去耦合电容电路结构，能够提高寄生电容值，且同步降低整体面积尺寸、降低等效电阻值和降低功耗。
第一方面，根据本发明实施例的去耦合电容电路结构，包括PMOS管、NMOS管、第一多晶硅层、第二多晶硅层、第一金属层、第二金属层、第三金属层、第四金属层、两条第一基准多晶硅以及两条第二基准多晶硅；所述PMOS管具有第一有源区、第一衬底以及第一栅极接触孔，所述第一有源区内设有第一源极接触孔阵列、第一栅极区和第一漏极接触孔阵列，所述第一衬底位于所述第一有源区的上方，所述第一栅极接触孔位于所述第一有源区的下方；所述NMOS管位于所述PMOS管的下方，所述NMOS管具有第二有源区、第二衬底以及第二栅极接触孔，所述第二有源区内设有第二源极接触孔阵列、第二栅极区及第二漏极接触孔阵列，所述第二衬底位于所述第二有源区的下方，所述第二栅极接触孔位于所述第二有源区的上方；所述第一多晶硅层覆盖所述第一栅极区和所述第一栅极接触孔；所述第二多晶硅层覆盖所述第二栅极区和所述第二栅极接触孔；两条所述第一基准多晶硅设于所述第一有源区的左右两侧，且两条所述第一基准多晶硅分别以并联方式与所述的第一多晶硅层相连接；两条所述第二基准多晶硅设于所述第二有源区的左右两侧，且两条所述第二基准多晶硅分别以并联方式与所述第二多晶硅层相连接；所述第一金属层覆盖所述第一源极接触孔阵列、所述第一衬底、所述第一基准多晶硅以及部分所述第一多晶硅层；所述第二金属层覆盖所述第一漏极接触孔阵列以及所述第二栅极接触孔，且覆盖部分所述第一多晶硅层；所述第三金属层覆盖所述第二漏极接触孔阵列以及所述第一栅极接触孔，且覆盖部分所述第二多晶硅层；所述第四金属层覆盖所述第二源极接触孔阵列、所述第二衬底、所述第二基准多晶硅以及部分所述第二多晶硅层。
根据本发明实施例的去耦合电容电路结构，至少具有如下有益效果：
(1)利用第一多晶硅层和第二多晶硅层分别作为PMOS管和NMOS管的栅极多晶硅结构，能够降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值，将两条第一基准多晶硅和第二基准多晶硅分别并入到对应的第一多晶硅层和第二多晶硅层，能够进一步降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值；
(2)将各金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大金属层与对应多晶硅之间的接触面积，能够降低电源和PMOS管源极的之间的寄生电阻值及降低NMOS管源极和地之间的寄生电阻值，且能够同步提高整个结构的寄生电容；
在实际应用中，由于降低了寄生电阻值，增大了寄生电容值，能够提升整体去耦合效果。在保证去耦合效果不变的情况下，能使用更少去耦合单元，从而降低整体的功耗。
根据本发明的一些实施例，所述第一栅极区设有两处，所述第一栅极区沿第二方向延伸；所述第一多晶硅层包括第一多晶硅、第二多晶硅以及两条第三多晶硅；所述第一多晶硅沿第一方向延伸且位于所述第一有源区的上侧，所述第二多晶硅沿第一方向延伸且覆盖所述第一栅极接触孔，所述第一栅极区和所述第二栅极区均沿第二方向延伸，两条所述第三多晶硅分别覆盖对应的所述第一栅极区，且两条所述第三多晶硅的第一端分别与所述第一多晶硅相连接，两条所述第三多晶硅的第二端分别与所述第二多晶硅相连接；所述第二多晶硅层包括第四多晶硅、第五多晶硅以及两条第六多晶硅；所述第四多晶硅沿第一方向延伸且覆盖所述第二栅极接触孔，所述第五多晶硅沿第一方向延伸且位于所述第二有源区的下侧，两条所述第六多晶硅分别覆盖对应的所述第二栅极区，且两条所述第六多晶硅的第一端分别与所述第四多晶硅相连接，两条所述第六多晶硅的第二端分别与所述第五多晶硅相连接；其中，所述第一金属层覆盖所述第一多晶硅、部分所述第二多晶硅以及部分所述第三多晶硅、所述第二金属层覆盖部分所述第二多晶硅、所述第三金属层覆盖部分所述第四多晶硅，所述第四金属层覆盖所述第五多晶硅、部分所述第四多晶硅以及部分所述第六多晶硅。
根据本发明的一些实施例，所述第二栅极区设有两处，所述第二栅极区沿第二方向延伸；所述第二多晶硅层包括第四多晶硅、第五多晶硅以及两条第六多晶硅；所述第四多晶硅沿第一方向延伸且覆盖所述第二栅极接触孔，所述第五多晶硅沿第一方向延伸且位于所述第二有源区的下侧，两条所述第六多晶硅分别覆盖对应的所述第二栅极区，且两条所述第六多晶硅的第一端分别与所述第四多晶硅相连接，两条所述第六多晶硅的第二端分别与所述第五多晶硅相连接；其中，所述第三金属层覆盖部分所述第四多晶硅，所述第四金属层覆盖所述第五多晶硅、部分所述第四多晶硅以及部分所述第六多晶硅。
根据本发明的一些实施例，所述第一漏极接触孔阵列和所述第二漏极接触孔阵列分别设有一列，所述第一源极接触孔阵列和所述第二源极接触孔阵列分别设有两列，所述第一漏极接触孔阵列、所述第二漏极接触孔阵列、所述第一源极接触孔阵列以及所述第二源极接触孔阵列均沿所述第二方向延伸，所述第一漏极接触孔阵列位于两列所述第一源极接触孔阵列之间，所述第二漏极接触孔阵列位于两列所述第二源极接触孔阵列之间，每一列所述第一源极接触孔阵列与所述第一漏极接触孔阵列之间设有一处所述第一栅极区，每一列所述第二源极接触孔阵列与所述第二漏极接触孔阵列之间设有一处所述第二栅极区。
根据本发明的一些实施例，所述PMOS管和所述NMOS管分别设有若干个；其中，每一个所述PMOS管均分别设置有对应的所述第一基准多晶硅，每一个所述NMOS管均分别设置有对应的所述第二基准多晶硅，若干个所述PMOS管依次拼接，前一个所述PMOS管的右侧的所述第一基准多晶硅与后一个所述PMOS管的左侧的所述第一基准多晶硅相重叠；若干个所述NMOS管依次拼接，前一个所述NMOS管的右侧的所述第二基准多晶硅与后一个所述NMOS管的左侧的所述第二基准多晶硅相重叠。
根据本发明的一些实施例，每一列所述第一漏极接触孔阵列、每一列所述第二漏极接触孔阵列、每一列所述第一源极接触孔阵列以及每一列所述第二源极接触孔阵列均分别设有三个尺寸相同的接触孔，每一列对应的三个所述接触孔的中心点均位于同一直线上。
第二方面，根据本发明实施例的去耦合电容电路结构，包括由若干个PMOS管依次拼接的第一区域、由若干个NMOS管依次拼接的第二区域、第一多晶硅层、第二多晶硅层、第一金属层、第二金属层、第三金属层、第四金属层、两条第一基准多晶硅以及两条第二基准多晶硅；每一个所述PMOS管均具有第一有源区、第一衬底以及第一栅极接触孔，每一个所述第一有源区内均设有第一漏极接触孔阵列、第一栅极区和两列第一源极接触孔阵列，两列所述第一源极接触孔阵列分别位于对应的所述第一有源区的左右两侧且沿第二方向延伸，且前一个所述PMOS管右侧的所述第一源极接触孔阵列与下一个所述PMOS管左侧的所述第一源极接触孔阵列相重叠，所述第一衬底位于对应的所述第一有源区的上方，所述第一栅极接触孔位于对应的所述第一有源区的下方；每一个所述NMOS管分别位于对应的所述PMOS管的下方，每一个所述NMOS管均具有第二有源区、第二衬底以及第二栅极接触孔，每一个所述第二有源区内均设有第二栅极区、第二漏极接触孔阵列及两列第二源极接触孔阵列，两列所述第二源极接触孔阵列分别位对应的所述第二有源区的左右两侧且沿第二方向延伸，且前一个所述NMOS管右侧的所述第二源极接触孔阵列与下一个所述NMOS管左侧的所述第二源极接触孔阵列相重叠，所述第二衬底位于对应的所述第二有源区的下方，所述第二栅极接触孔位于对应的所述第二有源区的上方；所述第一多晶硅层覆盖所有的所述第一栅极区和所有的所述第一栅极接触孔；所述第二多晶硅层覆盖所有的所述第二栅极区和所有的所述第二栅极接触孔；两条所述第一基准多晶硅设于所述第一区域的两侧，且两条所述第一基准多晶硅分别以并联方式与所述的第一多晶硅层相连接；两条所述第二基准多晶硅设于所述第二区域的两侧，且两条所述第二基准多晶硅分别以并联方式与所述第二多晶硅层相连接；所述第一金属层覆盖所有的所述第一源极接触孔阵列、所有的所述第一衬底、所有的所述第一基准多晶硅以及部分所述第一多晶硅层；所述第二金属层覆盖所有的所述第一漏极接触孔阵列以及所有的所述第二栅极接触孔，且覆盖部分所述第一多晶硅层；所述第三金属层覆盖所有的所述第二漏极接触孔阵列以及所有的所述第一栅极接触孔，且覆盖部分所述第二多晶硅层；所述第四金属层覆盖所有的所述第二源极接触孔阵列、所有的所述第二衬底、所有的所述第二基准多晶硅以及部分所述第二多晶硅层。
根据本发明实施例的去耦合电容电路结构，至少具有如下有益效果：
(1)利用第一多晶硅层和第二多晶硅层分别作为PMOS管和NMOS管的栅极多晶硅结构，能够降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值，将两条第一基准多晶硅和第二基准多晶硅分别并入到对应的第一多晶硅层和第二多晶硅层，能够进一步降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值；
(2)将各金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大金属层与对应多晶硅之间的接触面积，能够降低电源和PMOS管源极的之间的寄生电阻值及降低NMOS管源极和地之间的寄生电阻值，且能够同步提高整个结构的寄生电容；
(3)将若干个PMOS管和若干个NMOS管分别以前后对应的MOS管对应的源极接触孔阵列作为标准线依次前后连接，能够降低整个去耦合电容电路结构的面积；
配合上述三点，不仅能够在降低面积尺寸和降低整个去耦合电容电路结构的寄生电阻值的情况下，同步提高整个去耦合电容电路结构的电容值；
在实际应用中，由于降低了寄生电阻值，增大了寄生电容值，能够提升整体去耦合效果。在保证去耦合效果不变的情况下，能使用更少去耦合单元，从而降低整体的功耗。
根据本发明的一些实施例，每一个所述第一有源区的所述第一栅极区设有两处，所述第一栅极区沿第二方向延伸；所述第一多晶硅层包括第一多晶硅、第二多晶硅以及若干条第三多晶硅；所述第一多晶硅沿第一方向延伸且位于所有的所述第一有源区的上侧，所述第二多晶硅沿第一方向延伸且覆盖所有的所述第一栅极接触孔，若干条所述第三多晶硅分别覆盖对应的所述第一栅极区，且若干条所述第三多晶硅的第一端分别与所述第一多晶硅相连接，若干条所述第三多晶硅的第二端分别与所述第二多晶硅相连接；其中，所述第一金属层覆盖所述第一多晶硅、部分所述第二多晶硅以及部分所述第三所述多晶硅、所述第二金属层覆盖部分所述第二多晶硅。
根据本发明的一些实施例，每一个所述第二有源区的所述第二栅极区设有两处，所述第二栅极区沿第二方向延伸；所述第二多晶硅层包括第四多晶硅、第五多晶硅以及若干条第六多晶硅；所述第四多晶硅沿第一方向延伸且覆盖所有的所述第二栅极接触孔，所述第五多晶硅沿第一方向延伸且位于所有的所述第二有源区的下侧，若干条所述第六多晶硅分别覆盖对应的所述第二栅极区，且若干条所述第六多晶硅的第一端分别与所述第四多晶硅相连接，若干条所述第六多晶硅的第二端分别与所述第五多晶硅相连接；其中，所述第三金属层覆盖部分所述第四多晶硅，所述第四金属层覆盖所述第五多晶硅、部分所述第四多晶硅以及部分所述第六多晶硅。
根据本发明的一些实施例，每一个所述第一有源区的所述第一漏极接触孔阵列设有一列，每一个所述第二有源区的所述第二漏极接触孔阵列设有一列，所述第一漏极接触孔阵列和所述第二漏极接触孔阵列均沿所述第二方向延伸，所述第一漏极接触孔阵列位于对应的两列所述第一源极接触孔阵列之间，所述第二漏极接触孔阵列位于对应的两列所述第二源极接触孔阵列之间，每一列所述第一源极接触孔阵列与所述第一漏极接触孔阵列之间设有一处所述第一栅极区，每一列所述第二漏极接触孔阵列与所述第二源极接触孔阵列之间设有一处所述第二栅极区。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明第一种实施例的去耦合电容电路结构的MOS管的原始状态示意图；
图2为图1示出的去耦合电容电路结构的增加多晶硅后的状态示意图；
图3为图2示出的去耦合电容电路结构的增加金属层后的状态示意图；
图4为图3示出的去耦合电容电路结构的电路结构原理图；
图5为图4示出的电路结构原理图的等效电路图；
图6为本发明第二种实施例的去耦合电容电路结构的增加多晶硅时的状态示意图；
图7为图6示出的去耦合电容电路结构的增加金属层后的状态示意图；
图8为本发明第三种实施例的去耦合电容电路结构的状态示意图；
图9为本发明第四种实施例的去耦合电容电路结构的MOS管的原始状态示意图；
图10为图9示出的去耦合电容电路结构的增加多晶硅后的状态示意图；
图11为图10示出的去耦合电容电路结构的增加金属层后的状态示意图；
图12为本发明第五种实施例的去耦合电容电路结构的MOS管的原始状态示意图；
图13为图12示出的去耦合电容电路结构的增加多晶硅后的状态示意图；
图14为图13示出的去耦合电容电路结构的增加金属层后的状态示意图。
附图标记：
第一有源区110、第一衬底120、第一栅极接触孔130、第一源极接触孔阵列140、第一栅极区150、第一漏极接触孔阵列160；
第二有源区210、第二衬底220、第二栅极接触孔230、第二源极接触孔阵列240、第二栅极区250、第二漏极接触孔阵列260；
第一多晶硅层300、第一多晶硅310、第二多晶硅320、第三多晶硅330；
第二多晶硅层400、第四多晶硅410、第五多晶硅420、第六多晶硅430；
第一基准多晶硅500、第二基准多晶硅600、第一金属层700、第二金属层800、第三金属层900、第四金属层1000。
具体实施方式
本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二等只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
本发明的附图中，涉及到虚线框代表的是虚拟区域，仅作为位置的指示作用，实际中不存在该虚线，如第一衬底120和第二衬底220所在的区域，第一源极接触孔阵列140、第一漏极接触孔阵列160、第二源极接触孔阵列240及第二漏极接触孔阵列260所在的虚线区域。
第一方面，参照图1至图3，根据本发明实施例的去耦合电容电路结构，包括PMOS管、NMOS管、第一多晶硅层300、第二多晶硅层400、第一金属层700、第二金属层800、第三金属层900、第四金属层1000、两条第一基准多晶硅500以及两条第二基准多晶硅600；PMOS管具有第一有源区110、第一衬底120以及第一栅极接触孔130，第一有源区110内设有第一源极接触孔阵列140、第一栅极区150和第一漏极接触孔阵列160，第一衬底120位于第一有源区110的上方，第一栅极接触孔130位于第一有源区110的下方；NMOS管位于PMOS管的下方，NMOS管具有第二有源区210、第二衬底220以及第二栅极接触孔230，第二有源区210内设有第二源极接触孔阵列240、第二栅极区250及第二漏极接触孔阵列260，第二衬底220位于第二有源区210的下方，第二栅极接触孔230位于第二有源区210的上方；第一多晶硅层300覆盖第一栅极区150和第一栅极接触孔130；第二多晶硅层400覆盖第二栅极区250和第二栅极接触孔230；两条第一基准多晶硅500设于第一有源区110的左右两侧，且两条第一基准多晶硅500分别以并联方式与的第一多晶硅层300相连接；两条第二基准多晶硅600设于第二有源区210的左右两侧，且两条第二基准多晶硅600分别以并联方式与第二多晶硅层400相连接；第一金属层700覆盖第一源极接触孔阵列140、第一衬底120、第一基准多晶硅500以及部分第一多晶硅层300；第二金属层800覆盖第一漏极接触孔阵列160以及第二栅极接触孔230，且覆盖部分第一多晶硅层300；第三金属层900覆盖第二漏极接触孔阵列260以及第一栅极接触孔130，且覆盖部分第二多晶硅层400；第四金属层1000覆盖第二源极接触孔阵列240、第二衬底220、第二基准多晶硅600以及部分第二多晶硅层400。
根据本发明第一方面实施例的去耦合电容电路结构，至少具有如下有益效果：
(1)利用第一多晶硅层300和第二多晶硅层400分别作为PMOS管和NMOS管的栅极多晶硅结构，能够降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值，将两条第一基准多晶硅500和第二基准多晶硅600分别并入到对应的第一多晶硅层300和第二多晶层400，能够进一步降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值；
(2)将各金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大金属层与对应多晶硅之间的接触面积，能够降低电源和PMOS管源极的之间的寄生电阻值及降低NMOS管源极和地之间的寄生电阻值，且能够同步提高整个结构的寄生电容；在实际应用中，由于降低了寄生电阻值，增大了寄生电容值，能够提升整体去耦合效果。在保证去耦合效果不变的情况下，能使用更少去耦合单元，从而降低整体的功耗。
参照图1至图3，在本发明的一些实施例中，第一栅极区150设有两处，第一栅极区150沿第二方向延伸；第一多晶硅层300包括第一多晶硅310、第二多晶硅320以及两条第三多晶硅330；第一多晶硅310沿第一方向延伸且位于第一有源区110的上侧，第二多晶硅320沿第一方向延伸且覆盖第一栅极接触孔130，第一栅极区150和第二栅极区250均沿第二方向延伸，两条第三多晶硅330分别覆盖对应的第一栅极区150，且两条第三多晶硅330的第一端分别与第一多晶硅310相连接，两条第三多晶硅330的第二端分别与第二多晶硅320相连接；第二多晶硅层400包括第四多晶硅410、第五多晶硅420以及两条第六多晶硅430；第四多晶硅410沿第一方向延伸且覆盖第二栅极接触孔230，第五多晶硅420沿第一方向延伸且位于第二有源区210的下侧，两条第六多晶硅430分别覆盖对应的第二栅极区250，且两条第六多晶硅430的第一端分别与第四多晶硅410相连接，两条第六多晶硅430的第二端分别与第五多晶硅420相连接；其中，第一金属层700覆盖第一多晶硅310、部分第二多晶硅320以及部分第三多晶硅330、第二金属层800覆盖部分第二多晶硅320、第三金属层900覆盖部分第四多晶硅410，第四金属层1000覆盖第五多晶硅420、部分第四多晶硅410以及部分第六多晶硅430。其中，在本发明的实施例中，第一方向均是指以坐标图所示的左右方向，第二方向均是指坐标图所示的上下方向。
使第一多晶硅层300作为PMOS管的栅极多晶硅结构，可以使PMOS管的栅极和NMOS管的漏极之间所形成的寄生电阻值降低。
参照图1至图3，在本发明的一些实施例中，第二栅极区250设有两处，第二栅极区250沿第二方向延伸；第二多晶硅层400包括第四多晶硅410、第五多晶硅420以及两条第六多晶硅430；第四多晶硅410沿第一方向延伸且覆盖第二栅极接触孔230，第五多晶硅420沿第一方向延伸且位于第二有源区210的下侧，两条第六多晶硅430分别覆盖对应的第二栅极区250，且两条第六多晶硅430的第一端分别与第四多晶硅410相连接，两条第六多晶硅430的第二端分别与第五多晶硅420相连接；其中，第三金属层900覆盖部分第四多晶硅410，第四金属层1000覆盖第五多晶硅420、部分第四多晶硅410以及部分第六多晶硅430。
用第二多晶硅层400作为NMOS管的栅极多晶硅结构，可以使PMOS管的漏极和NMOS管的栅极之间所形成的寄生电阻值降低。
参照图1至图3，在本发明的一些实施例中，第一漏极接触孔阵列160和第二漏极接触孔阵列260分别设有一列，第一源极接触孔阵列140和第二源极接触孔阵列240分别设有两列，第一漏极接触孔阵列160、第二漏极接触孔阵列260、第一源极接触孔阵列140以及第二源极接触孔阵列240均沿第二方向延伸，第一漏极接触孔阵列160位于两列第一源极接触孔阵列140之间，第二漏极接触孔阵列260位于两列第二源极接触孔阵列240之间，每一列第一源极接触孔阵列140与第一漏极接触孔阵列160之间设有一处第一栅极区150，每一列第二源极接触孔阵列240与第二漏极接触孔阵列260之间设有一处第二栅极区250。
具体地，本发明的实施例中，对应的一个PMOS管与一个NMOS管之间的电路连接原理图如图4，同时该原理图对应的等效电路为图5，其中a-h分别表示版图上的位置。a表示电源线的接入点金属、b表示PMOS源极的接触孔、c表示PMOS沟道上的多晶硅、d表示PMOS漏极的接触孔、e表示NMOS漏极的接触孔、f表示NMOS沟道上的多晶硅、g表示NMOS源极的接触孔、h表示地线的接入点金属。电阻Rab表示a点到b点的对应金属走线的电阻，电阻Rbd表示PMOS管的源极和漏极之间的寄生电阻，电阻Rdf表示d点到f点由对应的金属层、接触孔及多晶硅所构成的电阻，电容Cfg则表示NMOS管栅极和源极之间的电容，电容Cf-gh表示NMOS栅极与源极之间由对应的多晶硅和金属构成的寄生电容，电容Cab-gh表示电源VDD与地VSS之间由对应金属层所构成的寄生电容，电容Ccb表示PMOS栅极和源极之间的电容，电容Cc-ab表示PMOS栅极与源极之间由对应的多晶硅和金属层所构成的寄生电容，电阻Rce表示c点到e点由对应的金属、接触孔及多晶硅构成的寄生电阻，电阻Reg表示NMOS管的源极和漏极之间的电阻，电阻Rgh表示g点到h点的金属走线的寄生电阻。
具体地，在本发明的一些实施中，用第一多晶硅层300作为PMOS管的栅极多晶硅结构，则可以使电阻Rce值降低；用第二多晶硅层400作为NMOS管的栅极多晶硅结构，则可以使电阻Rdf值降低；将第一基准多晶硅500和第二基准多晶硅600分别以并联接入到对应的第一多晶硅层300和第二多晶硅层400，则可以进一步降低电阻Rce和电阻Rdf的值；此外，由于增加了第一金属层700分别覆盖于第一衬底120、第一多晶硅层300和部分的第一基准多晶硅500，增加了接触面积，可以降低PMOS管的源极与电源之间的寄生电阻值，即电阻Rab的值降低，同时能够增加PMOS管栅极与源极之间由对应的多晶硅和金属层所构成的寄生电容的电容值，即电容Cc-ab，而第四金属层1000则分别覆盖于第二衬底220、第二多晶硅层400和部分的第二基准多晶硅600，增加了接触面积，可以降低NMOS管源极与地之间的寄生电阻值，即电阻Rgh的值降低，同时能够增加MOS栅极与源极之间由对应的多晶硅和金属构成的寄生电容，即电容Cf-gh，同时配合第一金属层700和第四金属层1000，则能够提高电源VDD与地VSS之间由对应金属层所构成的寄生电容，即电容Cab-gh。在本实施例中，比传统的去耦合电容电路结构，能够在保持和整体尺寸面积不变的情况下，可以有效地提升对应的寄生电容值，降低寄生电阻值。
参照图6和图7，在本发明的一些实施例中，PMOS管和NMOS管分别设有若干个；其中，每一个PMOS管均分别设置有对应的第一基准多晶硅500，每一个NMOS管均分别设置有对应的第二基准多晶硅600，若干个PMOS管依次拼接，前一个PMOS管的右侧的第一基准多晶硅500与后一个PMOS管的左侧的第一基准多晶硅500相重叠；若干个NMOS管依次拼接，前一个NMOS管的右侧的第二基准多晶硅600与后一个NMOS管的左侧的第二基准多晶硅600相重叠。将前后两个对应的第二基准多晶硅600作为标准线进行拼接，可以有效地提高拼接的效率。其中，图6和图7是以两个PMOS管和两个NMOS管分别拼接组成的示例，图8则是以四个PMOS管和四个NMOS管分别拼接组成的示例。
在本发明的一些实施例中，每一列第一漏极接触孔阵列160、每一列第二漏极接触孔阵列260、每一列第一源极接触孔阵列140以及每一列第二源极接触孔阵列240均分别设有三个尺寸相同的接触孔，每一列对应的三个接触孔的中心点均位于同一直线上。采用尺寸相同的接触孔，配合各阵列的排布，便于在进行拼接时确定定位是否准确，提高拼接的效率。
第二方面，参照图9至图11，根据本发明实施例的去耦合电容电路结构，包括由若干个PMOS管依次拼接的第一区域、由若干个NMOS管依次拼接的第二区域、第一多晶硅层300、第二多晶硅层400、第一金属层700、第二金属层800、第三金属层900、第四金属层1000、两条第一基准多晶硅500以及两条第二基准多晶硅600；每一个PMOS管均具有第一有源区110、第一衬底120以及第一栅极接触孔130，每一个第一有源区110内均设有第一漏极接触孔阵列160、第一栅极区150和两列第一源极接触孔阵列140，两列第一源极接触孔阵列140分别位于对应的第一有源区110的左右两侧且沿第二方向延伸，且前一个PMOS管右侧的第一源极接触孔阵列140与下一个PMOS管左侧的第一源极接触孔阵列140相重叠，第一衬底120位于对应的第一有源区110的上方，第一栅极接触孔130位于对应的第一有源区110的下方；每一个NMOS管分别位于对应的PMOS管的下方，每一个NMOS管均具有第二有源区210、第二衬底220以及第二栅极接触孔230，每一个第二有源区210内均设有第二栅极区250、第二漏极接触孔阵列260及两列第二源极接触孔阵列240，两列第二源极接触孔阵列240分别位对应的第二有源区210的左右两侧且沿第二方向延伸，且前一个NMOS管右侧的第二源极接触孔阵列240与下一个NMOS管左侧的第二源极接触孔阵列240相重叠，第二衬底220位于对应的第二有源区210的下方，第二栅极接触孔230位于对应的第二有源区210的上方；第一多晶硅层300覆盖所有的第一栅极区150和所有的第一栅极接触孔130；第二多晶硅层400覆盖所有的第二栅极区250和所有的第二栅极接触孔230；两条第一基准多晶硅500设于第一区域的两侧，且两条第一基准多晶硅500分别以并联方式与的第一多晶硅层300相连接；两条第二基准多晶硅600设于第二区域的两侧，且两条第二基准多晶硅600分别以并联方式与第二多晶硅层400相连接；第一金属层700覆盖所有的第一源极接触孔阵列140、所有的第一衬底120、所有的第一基准多晶硅500以及部分第一多晶硅层300；第二金属层800覆盖所有的第一漏极接触孔阵列160以及所有的第二栅极接触孔230，且覆盖部分第一多晶硅层300；第三金属层900覆盖所有的第二漏极接触孔阵列260以及所有的第一栅极接触孔130，且覆盖部分第二多晶硅层400；第四金属层1000覆盖所有的第二源极接触孔阵列240、所有的第二衬底220、所有的第二基准多晶硅600以及部分第二多晶硅层400。
根据本发明第二方面实施例的去耦合电容电路结构，至少具有如下有益效果：
(1)利用第一多晶硅层300和第二多晶硅层400分别作为PMOS管和NMOS管的栅极多晶硅结构，能够降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值，将两条第一基准多晶硅500和第二基准多晶硅600分别并入到对应的第一多晶硅层300和第二多晶层400，能够进一步降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值；
(2)将各金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大金属层与对应多晶硅之间的接触面积，能够降低电源和PMOS管源极的之间的寄生电阻值及降低NMOS管源极和地之间的寄生电阻值，且能够同步提高整个结构的寄生电容；
(3)将若干个PMOS管和若干个NMOS管分别以前后对应的MOS管对应的源极接触孔阵列作为标准线依次前后连接，能够降低整个去耦合电容电路结构的面积；
配合上述三点，不仅能够在降低面积尺寸和降低整个去耦合电容电路结构的寄生电阻值的情况下，同步提高整个去耦合电容电路结构的电容值；在实际应用中，由于降低了寄生电阻值，增大了寄生电容值，能够提升整体去耦合效果。在保证去耦合效果不变的情况下，能使用更少去耦合单元，从而降低整体的功耗。
其中，参照图9至图11，是以两个PMOS管和两个NMOS管按照第二方面的方式所拼接组成的示意图，参照图12至图14则是以三个PMOS管和三个NMOS管按照第二方面的方式所拼接组成的示意图。
参照图9至图11，在本发明的一些实施例中，每一个第一有源区110的第一栅极区150设有两处，第一栅极区150沿第二方向延伸；第一多晶硅层300包括第一多晶硅310、第二多晶硅320以及若干条第三多晶硅330；第一多晶硅310沿第一方向延伸且位于所有的第一有源区110的上侧，第二多晶硅320沿第一方向延伸且覆盖所有的第一栅极接触孔130，若干条第三多晶硅330分别覆盖对应的第一栅极区150，且若干条第三多晶硅330的第一端分别与第一多晶硅310相连接，若干条第三多晶硅330的第二端分别与第二多晶硅320相连接；其中，第一金属层700覆盖第一多晶硅310、部分第二多晶硅320以及部分第三多晶硅330、第二金属层800覆盖部分第二多晶硅320。
用所述第一多晶硅层300作为PMOS管的栅极多晶硅结构，可以使PMOS管的删极和NMOS管的漏极之间所形成的寄生电阻值降低。同时使对应的金属层增大与对应的多晶硅的接触面积上，能够增大对应的寄生电容值，并同步降低对应的寄生电阻值。
参照图9至图11，在本发明的一些实施例中，每一个第二有源区210的第二栅极区250设有两处，第二栅极区250沿第二方向延伸；第二多晶硅层400包括第四多晶硅410、第五多晶硅420以及若干条第六多晶硅430；第四多晶硅410沿第一方向延伸且覆盖所有的第二栅极接触孔230，第五多晶硅420沿第一方向延伸且位于所有的第二有源区210的下侧，若干条第六多晶硅430分别覆盖对应的第二栅极区250，且若干条第六多晶硅430的第一端分别与第四多晶硅410相连接，若干条第六多晶硅430的第二端分别与第五多晶硅420相连接；其中，第三金属层900覆盖部分第四多晶硅410，第四金属层1000覆盖第五多晶硅420、部分第四多晶硅410以及部分第六多晶硅430。
用第二多晶硅层400作为NMOS管的栅极多晶硅结构，可以使PMOS管的漏极和NMOS管的栅极之间所形成的寄生电阻值降低。同时使对应的金属层增大与对应的多晶硅的接触面积上，能够增大对应的寄生电容值，并同步降低对应的寄生电阻值。
在本发明的一些实施例中，每一个第一有源区110的第一漏极接触孔阵列160设有一列，每一个第二有源区210的第二漏极接触孔阵列260设有一列，第一漏极接触孔阵列160和第二漏极接触孔阵列260均沿第二方向延伸，第一漏极接触孔阵列160位于对应的两列第一源极接触孔阵列140之间，第二漏极接触孔阵列260位于对应的两列第二源极接触孔阵列240之间，每一列第一源极接触孔阵列140与第一漏极接触孔阵列160之间设有一处第一栅极区150，每一列第二源极接触孔阵列240与第二漏极接触孔阵列260之间设有一处第二栅极区250。
同样的单个PMOS管和单个NMOS管的电路原理连接图与图4相同以及对应的等效电路图与图5相同，其中，第二方面的本发明实施例分别以前后对应的MOS管对应的源极接触孔阵列作为标准线依次前后连接，能够降低整个去耦合电容电路结构的面积，相对于本发明第一方面的图拼接方式，如图11和图7对比，均是具有两个PMOS管和两个NMOS管拼接组成的，而在相同数量的MOS管拼接的情况下，图11的示例能够比图7的拼接方式的总面积小20％、单位面积的寄生电阻值能降低16％以及使寄生电容值增大20％。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (4)

1.一种去耦合电容电路结构，其特征在于，包括：
由若干个PMOS管依次拼接的第一区域，每一个所述PMOS管均具有第一有源区、第一衬底以及第一栅极接触孔，每一个所述第一有源区内均设有第一漏极接触孔阵列、第一栅极区和两列第一源极接触孔阵列，两列所述第一源极接触孔阵列分别位于对应的所述第一有源区的左右两侧且沿第二方向延伸，且前一个所述PMOS管右侧的所述第一源极接触孔阵列与下一个所述PMOS管左侧的所述第一源极接触孔阵列相重叠，所述第一衬底位于对应的所述第一有源区的上方，所述第一栅极接触孔位于对应的所述第一有源区的下方；
由若干个NMOS管依次拼接的第二区域，每一个所述NMOS管分别位于对应的所述PMOS管的下方，每一个所述NMOS管均具有第二有源区、第二衬底以及第二栅极接触孔，每一个所述第二有源区内均设有第二栅极区、第二漏极接触孔阵列及两列第二源极接触孔阵列，两列所述第二源极接触孔阵列分别位对应的所述第二有源区的左右两侧且沿第二方向延伸，且前一个所述NMOS管右侧的所述第二源极接触孔阵列与下一个所述NMOS管左侧的所述第二源极接触孔阵列相重叠，所述第二衬底位于对应的所述第二有源区的下方，所述第二栅极接触孔位于对应的所述第二有源区的上方；
第一多晶硅层，覆盖所有的所述第一栅极区和所有的所述第一栅极接触孔；
第二多晶硅层，覆盖所有的所述第二栅极区和所有的所述第二栅极接触孔；
两条第一基准多晶硅，设于所述第一区域的两侧，且两条所述第一基准多晶硅分别以并联方式与所述的第一多晶硅层相连接；
两条第二基准多晶硅，设于所述第二区域的两侧，且两条所述第二基准多晶硅分别以并联方式与所述第二多晶硅层相连接；
第一金属层，覆盖所有的所述第一源极接触孔阵列、所有的所述第一衬底、所有的所述第一基准多晶硅以及部分所述第一多晶硅层；
第二金属层，覆盖所有的所述第一漏极接触孔阵列以及所有的所述第二栅极接触孔，且覆盖部分所述第一多晶硅层；
第三金属层，覆盖所有的所述第二漏极接触孔阵列以及所有的所述第一栅极接触孔，且覆盖部分所述第二多晶硅层；
第四金属层，覆盖所有的所述第二源极接触孔阵列、所有的所述第二衬底、所有的所述第二基准多晶硅以及部分所述第二多晶硅层。
2.根据权利要求1所述的去耦合电容电路结构，其特征在于：每一个所述第一有源区的所述第一栅极区设有两处，所述第一栅极区沿第二方向延伸；
所述第一多晶硅层包括第一多晶硅、第二多晶硅以及若干条第三多晶硅；所述第一多晶硅沿第一方向延伸且位于所有的所述第一有源区的上侧，所述第二多晶硅沿第一方向延伸且覆盖所有的所述第一栅极接触孔，若干条所述第三多晶硅分别覆盖对应的所述第一栅极区，且若干条所述第三多晶硅的第一端分别与所述第一多晶硅相连接，若干条所述第三多晶硅的第二端分别与所述第二多晶硅相连接；
其中，所述第一金属层覆盖所述第一多晶硅、部分所述第二多晶硅以及部分所述第三所述多晶硅、所述第二金属层覆盖部分所述第二多晶硅。
3.根据权利要求1或2所述的去耦合电容电路结构，其特征在于：每一个所述第二有源区的所述第二栅极区设有两处，所述第二栅极区沿第二方向延伸；
所述第二多晶硅层包括第四多晶硅、第五多晶硅以及若干条第六多晶硅；所述第四多晶硅沿第一方向延伸且覆盖所有的所述第二栅极接触孔，所述第五多晶硅沿第一方向延伸且位于所有的所述第二有源区的下侧，若干条所述第六多晶硅分别覆盖对应的所述第二栅极区，且若干条所述第六多晶硅的第一端分别与所述第四多晶硅相连接，若干条所述第六多晶硅的第二端分别与所述第五多晶硅相连接；
其中，所述第三金属层覆盖部分所述第四多晶硅，所述第四金属层覆盖所述第五多晶硅、部分所述第四多晶硅以及部分所述第六多晶硅。
4.根据权利要求1所述的去耦合电容电路结构，其特征在于：每一个所述第一有源区的所述第一漏极接触孔阵列设有一列，每一个所述第二有源区的所述第二漏极接触孔阵列设有一列，所述第一漏极接触孔阵列和所述第二漏极接触孔阵列均沿所述第二方向延伸，所述第一漏极接触孔阵列位于对应的两列所述第一源极接触孔阵列之间，所述第二漏极接触孔阵列位于对应的两列所述第二源极接触孔阵列之间，每一列所述第一源极接触孔阵列与所述第一漏极接触孔阵列之间设有一处所述第一栅极区，每一列所述第二源极接触孔阵列与所述第二漏极接触孔阵列之间设有一处所述第二栅极区。
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