CN113948573A - 高压半导体器件及其形成方法 - Google Patents

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Abstract

高压半导体器件及其形成方法，所述高压半导体器件包括基底，栅极结构、漏极、第一绝缘结构、以及漏极掺杂区。栅极结构设置在基底上。漏极则设置于基底内，并位于栅极结构的一侧。第一绝缘结构设置于基底上，位于栅极结构的下方且部分重叠于栅极结构。漏极掺杂区设置于基底内，位在漏极与第一绝缘结构下方并且具有不连续的一底面。

Description

高压半导体器件及其形成方法
【技术领域】
本发明是关于一种半导体器件及其形成方法，且特别是关于一种高压半导体器件及其形成方法。
【现有技术】
随着半导体技术的提升，业界已能将控制电路、内存、低压操作电路、以及高压操作电路及相关组件同时整合制作于单一芯片上，以降低成本并提高操作效能。而常用于放大电路中电流或电压讯号、作为电路震荡器(oscillator)、或作为控制电路开关动作的开关组件的晶体管组件，更随着半导体制程技术的进步而被应用作为高功率组件或高压组件。举例来说，作为高压组件的晶体管组件设置于芯片内部电路(internal circuit)与输入/输出(I/O)接脚之间，以避免大量电荷在极短时间内经由I/O接脚进入内部电路而造成破坏。
在目前作为高压组件的晶体管组件中，主要是以降低侧向电场的方式来达到提升崩溃电压(breakdown voltage)的效果，而在结构上大致包括有导入漂移区(driftregion)的双扩散漏极金氧半导体(double diffused drain MOS,DDDMOS)、横向扩散漏极金氧半导体(laterally diffused drain MOS,LDMOS)等组件。然而，如何进一步地提高高压半导体器件的崩溃电压以符合实务上的需求为目前业界所面临的课题。
【发明内容】
本发明的一目的在于提供一种高压半导体器件及其形成方法，该高压半导体器件于高压端设置有一掺杂区，该掺杂区具有不连续的一底面，兼具有改善热载子注入(hotcarrier injection)问题以及避免崩溃电压下降等效果，有利于提升该高压半导体器件的组件可靠度。
为达上述目的，本发明的一较佳实施例提供一种高压半导体器件，其包括一基底，一栅极结构，一漏极，一第一绝缘结构以及一漏极掺杂区。该栅极结构设置在该基底上，该漏极则设置于该基底内，并位于该栅极结构的一侧。该第一绝缘结构设置于该基底上，位于该栅极结构下方且部分重叠于该栅极结构。该漏极掺杂区设置于该基底内，位在该漏极与该第一绝缘结构下方，且该漏极掺杂区具有不连续的一底面。
为达上述目的，本发明的一较佳实施例提供一种高压半导体器件的形成方法，其包括以下步骤。首先，提供一基底，并于该基底上形成一绝缘结构。接着，于该基底内形成一漏极掺杂区，该漏极掺杂区在该绝缘结构下方具有不连续的一底面。然后，于该基底上形成一栅极结构。
【附图说明】
图1绘示本发明对比实施例中高压半导体器件的剖面示意图。
图2绘示本发明第一实施例中高压半导体器件的剖面示意图。
图3绘示本发明对比实施例与第一实施例中高压半导体器件仿真基底电流(Isub)或栅极电流(Ig)相对于栅极电压(Vg)的曲线示意图。
图4至图5绘示本发明第一实施例中高压半导体器件的形成方法的阶段剖面示意图。
图6绘示本发明第二实施例中高压半导体器件的剖面示意图。
【具体实施方式】
为使熟习本发明所属技术领域的技术人员能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
本发明中针对「第一部件形成在第二部件上或上方」的叙述，其可以是指「第一部件与第二部件直接接触」，也可以是指「第一部件与第二部件之间另存在有其他部件」，致使第一部件与第二部件并不直接接触。此外，本发明中的各种实施例可能使用重复的组件符号和/或文字注记。使用这些重复的组件符号与文字注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」、「在...之上」、「低」、「高」、「下方」、「上方」、「之下」、「之上」、「底」、「顶」和类似词汇时，为便于叙述，其用法均在于描述图式中一个部件或特征与另一个(或多个)部件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体器件在制作过程中、使用中以及操作时的可能摆向。举例而言，当半导体器件被旋转180度时，原先设置于其他部件「上方」的某部件便会变成设置于其他部件「下方」。因此，随着半导体器件的摆向的改变(旋转90度或其它角度)，用以描述其摆向的空间相关叙述亦应透过对应的方式予以解释。
虽然本发明使用第一、第二、第三等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块等词称之。
本发明中所提及的「约」或「实质上」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。
请参照图1所示，其绘示本发明对比实施例中高压半导体器件100的剖面示意图，在本发明中，高压半导体器件100是指操作时的电压可高于20伏特(V)(例如为30伏特)的半导体器件。高压半导体器件100包括一基底110、一栅极结构130、漏极150、源极170以及至少一绝缘结构190。在一实施例中，基底110可包括一硅基底、磊晶硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底等，但不以此为限。基底110例如具有一第一导电类型(例如是P型)，栅极结构130设置在基底110上，而漏极150与源极170则设置于基底110内，并在一水平方向(未绘示，例如是X方向)上分别位在栅极结构130的两相对侧。在一实施例中，栅极结构130可包括一多晶硅栅极、金属栅极或由其他适合材料所形成的栅极结构，而漏极150与源极170则可分别为具有一第二导电类型(例如是N型)的掺杂区，该第二导电类型(如N型)是与该第一导电类型(如P型)互补。在另一实施例中，亦可选择使该第一导电类型为N型，该第二导电类型为P型而形成P型掺杂区作为该漏极与该源极，以获得不同型态的高压半导体器件。
至少一绝缘结构190同样设置在基底110上，其中，绝缘结构190例如是透过局部硅氧化(local oxidation of silicon,LOCOS)方法而形成的一场氧化层(field oxide,FOX)，如图1所示，或是，亦可是透过沉积制程或其他适合制程而制得的绝缘单元(如浅沟渠隔离等)，但不以此为限。在本实施例中，可选择在栅极结构130的两相对侧分别形成两绝缘结构191、192，使得源极170可位在绝缘结构192与栅极结构130之间，而漏极150则位在绝缘结构191与栅极结构130之间，但不直接接触于绝缘结构191及/或栅极结构130，如图1所示。然而，本领域具有通常知识者应可轻易理解，前述绝缘结构190的设置数量与位置仅为例示，其具体设置数量及其位置皆可依据实际组件需求而进一步调整。
高压半导体器件100还包括设置于基底100内的一漏极掺杂区160与一源极掺杂区180，分别位在漏极150与源极170的下方。漏极掺杂区160与源极掺杂区180可同样为具有该第二导电类型(例如N型)的掺杂区，且其掺杂浓度是小于漏极150与源极170的掺杂浓度。在本实施例中，漏极掺杂区160与源极掺杂区180例如是具有相互不对称的结构，举例来说，在沿着该水平方向上，漏极掺杂区160的宽度w1会大于源极掺杂区180的宽度w2，如图1所示。在本实施例的设置态样下，源极掺杂区180同样是设置于栅极结构130与绝缘结构192之间，使得源极掺杂区180的侧壁与源极170的侧壁皆可刚好切齐栅极结构130的同一侧的侧壁；而漏极掺杂区160则是自绝缘结构191的一侧进一步延伸至栅极结构130的下方，其侧壁则不会切齐于漏极150或栅极结构130的侧壁。也就是说，在本实施例中，漏极150在该水平方向上位在漏极掺杂区160内并且被漏极掺杂区160所环绕，使得漏极掺杂区160可作为高压半导体器件100的漂移区域(drift region)。然而，漏极掺杂区150与源极掺杂区170的结构设置并不限于前述，在另一实施例中，亦可选择使该源极掺杂区与该漏极掺杂区的结构相互对称，例如可使该源极掺杂区与该漏极掺杂区在水平方向具有相同宽度。
具体来说，漏极掺杂区160还可包括由下而上依序排列的一第一漏极掺杂区161、一第二漏极掺杂区162以及一第三漏极掺杂区163。其中，第一漏极掺杂区161、第二漏极掺杂区162与第三漏极掺杂区163可分别为包含相同或不同掺质的掺杂区，其掺质例如是磷(P)、砷(As)或碲(Ti)等五价原子，但不以此为限。其中，第一漏极掺杂区161在基底110内可具有相对较深的深度d1以及相对较小的掺杂浓度，掺杂浓度例如是每立方公分所含离子数约为5×1013至2.0×1014(5×1013-2.0×1014ions/cm3)，第三漏极掺杂区163在基底110内可具有相对较浅的深度d3以及相对较大的掺杂浓度，例如是每立方公分所含离子数约为3.0×1014至9.0×1014(3.0-9.0×1014ions/cm3)，而第二漏极掺杂区162的深度d2与掺杂浓度则分别介于第一漏极掺杂区161与第三漏极掺杂区163的深度d1、d3与掺杂浓度之间，其掺杂浓度例如是每立方公分所含离子数约为1.0×1014至5.0×1014(1.0-5.0×1014ions/cm3)，但不以此为限。在一实施例中，第一漏极掺杂区161的深度d1例如是0.8微米(micrometer,μm)至1.2微米，第二漏极掺杂区162的深度d2例如是0.4微米至0.8微米，而第三漏极掺杂区163的深度d3则例如是0.1微米至0.3微米，但不以此为限。换言之，漏极掺杂区160内整体的掺杂浓度是随着在基底110内深度的增加而逐渐递减。
另一方面，源极掺杂区180亦可包括由下而上依序排列的一第一源极掺杂区181、一第二源极掺杂区182以及一第三源极掺杂区183。其中，第一源极掺杂区181、第二源极掺杂区182与第三源极掺杂区183同样可分别包含相同或不同掺质的掺杂区，其掺质则可同样包含磷、砷或碲等五价原子。并且，第一源极掺杂区181、第二源极掺杂区182与第三源极掺杂区183的深度d1、d2、d3及掺杂浓度分别和第一漏极掺杂区161、第二漏极掺杂区162与第三漏极掺杂区163的深度d1、d2、d3及掺杂浓度相同，使得在形成高压半导体器件100的制程中，可透过同一道屏蔽和掺杂制程一并形成源极掺杂区180与漏极掺杂区160，但不以此为限。
由此，本发明对比实施例中高压半导体器件100是藉由漏极掺杂区160由上而下逐渐递减的掺杂浓度，使得高压半导体器件100可具有足够的耐压能力。然而，在某些情况下，高压半导体器件100仍易产生热载子注入的问题，使得通过其基底110的基底电流(substrate current,Isub)或者通过栅极结构130的栅极电流(gate current,Ig)过高，而具有较差的组件可靠度。一般来说，虽可透过进一步降低漏极掺杂区160整体的掺杂浓度来改善热载子注入的问题，但却可能另外造成克尔克效应(Kirk effect)而使得崩溃电压(Vth)下降，仍不利于提升高压半导体器件100的组件可靠度。
因此，本领域具有通常知识的技术人员应可轻易了解，为能满足实际产品需求的前提下，本发明的高压半导体器件亦可能有其它态样，而不限于前述。下文将进一步针对高压半导体器件的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图2所示，其绘示本发明第一实施例中高压半导体器件200的剖面示意图。本实施例中的高压半导体器件200的结构大体上与前述图1所示实施例相同，同样包括基底110、漏极150、源极170、源极掺杂区180以及绝缘结构190等，相同之处容不再赘述。而本实施例与前述对比实施例的主要差异在于，栅极结构230靠近漏极150一侧的下方还额外设置一绝缘结构290，使得漏极掺杂区260延伸至绝缘结构290与栅极结构230下方的部分可具有不连续的一底面260a。
详细来说，绝缘结构290同样设置在基底110上，其较佳是与绝缘结构190一并形成而同为一场氧化层(如图2所示)或是其他适合的绝缘单元，但不以此为限。在本实施例中，漏极掺杂区260同样是自绝缘结构191的一侧进一步延伸至栅极结构230的下方，使得漏极150在该水平方向上可位在漏极掺杂区260内并且四周被漏极掺杂区260所环绕。其中，本实施例的漏极150并不直接接触栅极结构230或栅极结构230下方的绝缘结构290，并且，漏极150与绝缘结构290是被一部分的漏极掺杂区260(即一部分的第三漏极掺杂区263)所间隔开，使得漏极150与绝缘结构290之间的间距g例如是约为1微米至2.5微米，较佳为1.5微米至2微米，但不以此为限。
在一实施例中，漏极掺杂区260还可包括由下而上依序排列的第一漏极掺杂区261、第二漏极掺杂区262以及第三漏极掺杂区263，并且，第一漏极掺杂区261、第二漏极掺杂区262与第三漏极掺杂区263亦可为包含相同或不同掺质的掺杂区，其掺质同样可包含磷、砷或碲等五价原子，但不以此为限。第一漏极掺杂区261、第二漏极掺杂区262与第三漏极掺杂区263的掺杂浓度则大体上与前述对比实施例中第一漏极掺杂区161、第二漏极掺杂区162与第三漏极掺杂区163的掺杂浓度相同，于此不在赘述。由此，本实施例的漏极掺杂区260内整体的掺杂浓度同样是随着在基底110内深度的增加而逐渐递减。然而，在另一实施例中，该漏极掺杂区亦可包括其他数量的掺杂区，或者由掺杂浓度由下而上逐渐递增的单一掺杂区所构成。
需注意的是，在本实施例中，部份的第一漏极掺杂区261(例如是位在漏极150下方的部分)、部份的第二漏极掺杂区262(例如是位在漏极150下方的部分)与第三漏极掺杂区263大体上可具有与前述对比实施例中第一漏极掺杂区161、第二漏极掺杂区162与第三漏极掺杂区163相同的深度d1、d2、d3，例如，该部分的第一漏极掺杂区161的深度d1例如是0.8微米至1.2微米，该部分的第二漏极掺杂区162的深度d2例如是0.4微米至0.8微米，而该部分的第三漏极掺杂区163的深度d3则例如是0.1微米至0.3微米，但不以此为限。而另一部分的第一漏极掺杂区261(例如是位在绝缘结构290下方的部分)与另一部分的第二漏极掺杂区262(例如是位在绝缘结构290下方的部分)则分别具有较浅的深度d1’、d2’。同时，因受到绝缘结构290的遮挡，位在绝缘结构290下方的第二漏极掺杂区262的垂直掺杂范围a2’明显小于位在漏极150下方的第二漏极掺杂区262的垂直掺杂范围a2，如图2所示。另一方面，同样因受到绝缘结构290的遮挡，第三漏极掺杂区263则仅形成在漏极150与部分栅极结构230的下方，而不会形成在绝缘结构290下方。由于前述第一漏极掺杂区261与第二漏极掺杂区262位在绝缘结构290下方的部分与其他部分之间的深度或垂直掺杂范围的差异，而导致漏极掺杂区260在绝缘结构290下方的部分会具有相对较浅的深度d1’，以致漏极掺杂区260在整体上具有不连续的一底面260a，如图2所示。此外，还有一部分的漏极掺杂区260可被设置于栅极结构230的下方(仅位在栅极结构230下方而未同时位在绝缘结构290下方)，并大体上具有前述漏极掺杂区160相同的深度d1、d2、d3与掺杂范围(即位于栅极结构230的下方的漏极掺杂区260的底面会深于绝缘结构290下方的漏极掺杂区260的底面)。换言之，漏极掺杂区260的底面并非在各处皆位于相同水平面，其在邻近绝缘结构290下方的部分的底面会有非连续的陡升或陡降，使得漏极掺杂区260整体上具有不连续的一底面260a，其中图2标示箭头处是指出漏极掺杂区260在邻近绝缘结构290下方的部分与其他部分之间可呈现明显错位的一接面(junction)。
由此，本发明第一实施例中高压半导体器件200可藉由漏极掺杂区260逐渐递减的掺杂浓度以及其底部不连续的一底面260a而具有足够的耐压能力。同时，漏极掺杂区260底部不连续的一底面260a可有效改善热载子注入的问题。请参照图3所示，其中，实线的曲线C、E1绘出栅极电压(Vg,X轴)对应基底电流(Isub,Y轴)的关系，虚线的曲线C’、E1’绘出栅极电压(X轴)对应栅极电流(Ig,Y轴)的关系。高压半导体器件200于该基底电流电流值最大处(约为10伏特处)，该第一实施例的基底电流曲线E1所指出的电流低于该对比实施例的基底电流曲线C所指出的电流。并且，高压半导体器件200于该栅极电流电流值最大处(约30伏特处)，该第一实施例的栅极电流曲线E1’所指出的电流低于该对比实施例的栅极电流曲线C’。如此，高压半导体器件200确实可具有较佳组件可靠度。
请参照图4至图5所示，其绘示本发明一实施例中高压半导体器件200的形成方法的阶段剖面示意图。首先如图4所示，先提供一基底110，并且于基底110上同时形成绝缘结构190、290。接着，于基底110上形成一屏蔽400，暴露出部分的基底110与绝缘结构290，并透过屏蔽400进行至少一掺杂制程，而在基底110内形成漏极掺杂区260与源极掺杂区180。
需特别注意的是，漏极掺杂区260的形成位置因部分重叠于绝缘结构290，使得绝缘结构290的厚度会影响该掺杂制程中能量穿透的程度，进而影响到位在绝缘结构290下方的漏极掺杂区260的深度及/或垂直掺杂范围。举例来说，若在较高的掺杂电压(例如是700至800千电子伏特，700-800KeV)下进行离子布植，绝缘结构290遮挡会影响到离子布值的深度，因而在绝缘结构290下方形成深度较浅的掺杂区(例如是图2所示的第一漏极掺杂区261)。若在较低的掺杂电压(例如是450至550千电子伏特)下进行离子布植，绝缘结构290遮挡可能会使至少部分的离子无法顺利布植，因而在绝缘结构290下方形成深度较浅且垂直范围较小的掺杂区(例如是图2所示的第二漏极掺杂区262)。由此，使得形成在绝缘结构290下方处的漏极掺杂区260与其他部位的漏极掺杂区260之间可呈现明显错位的接面，而可在整体上具有不连续的一底面260a，如图4所示。此外，若在更低的掺杂电压(例如是100至200千电子伏特)下进行离子布植，绝缘结构290遮挡甚至会影响离子布值的进行，而无法在绝缘结构290下方形成掺杂区(例如是图2所示的第三漏极掺杂区263)。
在本实施例中，例如是先进行一第一掺杂制程，例如是约在700至800千电子伏特(keV)(较佳为750千电子伏特)的能量下进行离子布植，形成第一漏极掺杂区261与第一源极掺杂区181，接着进行一第二掺杂制程例如是约在450至550千电子伏特(较佳为500千电子伏特)的能量下进行离子布植制程，形成第二漏极掺杂区262与第二源极掺杂区182，最后进行一第三掺杂制程，例如是约在100至200千电子伏特(较佳为120千电子伏特)的能量下进行离子布植制程，形成第三漏极掺杂区263与第三源极掺杂区183。由此，依序形成第一漏极掺杂区261、第二漏极掺杂区262与第三漏极掺杂区263，构成漏极掺杂区260，同时依序形成第一源极掺杂区181、第二源极掺杂区182与第三源极掺杂区183，以构成源极掺杂区180。然而，本领域具有通常知识者者应可轻易理解，在实际制程中，掺杂制程的操作数量与顺序皆不以前述为限，而可按照产品需求进一步调整。举例来说，前述实施例虽选择先操作掺杂能量较大的掺杂制程来形成深度较深的掺杂区，但在其他实施例中亦可选择先操作掺杂能量较小的掺杂制程来形成深度较浅的掺杂区，或者是进行单次或其他数量的掺杂制程形成该漏极掺杂区或该源极掺杂区。
然后，如图5所示，依序形成栅极结构230、漏极150与源极170。栅极结构230是形成在一部分的绝缘结构290上，并部分重叠于下方的漏极掺杂区260。漏极150与源极170则分别形成在栅极结构230两侧的漏极掺杂区260与源极掺杂区180内。由此，即可形成前述第一实施例中的高压半导体器件200，而本制程中相同组件部份已于前述图2绘示以及说明，在此不多赘述。高压半导体器件200透过其漏极掺杂区260底部不连续的一底面260a而可有效改善热载子注入的问题，并避免造成崩溃电压的下降。因此，本实施例的形成方法有利于获得组件可靠度较佳的高压半导体器件。而后，还可再如图5所示，在基底110上接着形成至少一介电层410与复数个插塞431、432、433，分别连接栅极结构230、漏极150与源极170，以将高压半导体器件200电连接至外部电路。
需另说明的是，本实施例中高压半导体器件的形成方法虽是以先形成漏极掺杂区260与源极掺杂区180，再形成栅极结构230的制程顺序作为例示，但实际制程上并不以此为限。在另一实施例中，也可选择在形成绝缘结构290后，先在基底110上形成部分覆盖绝缘结构290的一栅极结构(未绘示)，之后再透过一屏蔽(未绘示)形成一漏极掺杂区(未绘示)与一源极掺杂区(未绘示)。由此，该漏极掺杂区部分的形成可受到绝缘结构290及该栅极结构的双重遮挡，而可使该漏极掺杂区可具有更为复杂的不连续底面(未绘示)，藉此，所形成的高压半导体器件应同样具有改善热载子注入问题并避免造成崩溃电压下降的效果。此外，前述各掺杂区(如漏极掺杂区260、源极掺杂区180等)的掺杂范围虽是选择与屏蔽400或两侧组件(如绝缘结构190等)的侧壁切齐作为实施样态进行说明，但于实际制程时，各掺杂区的掺杂范围亦有可能在后续进行热趋入(drive-in)制程时进一步扩散至该两侧组件的下方(未绘示)。因此，前述的其他制程态样应仍属本发明所涵盖的范围。
请参照图6所示，其绘示本发明第二实施例中高压半导体器件300的剖面示意图。本实施例中的高压半导体器件300的结构大体上与前述图2所示第一实施例相同，相同之处容不再赘述。而本实施例与前述第一实施例的主要差异在于，本实施例的漏极掺杂区260与源极掺杂区380可具有相互对称的结构，例如是具有相同的宽度。
具体来说，源极掺杂区380同样是设置于栅极结构230与绝缘结构192之间，并且，源极掺杂区380的宽度w3例如是等同于漏极掺杂区260的宽度w1。本实施例的源极掺杂区380自绝缘结构192的一侧进一步延伸至栅极结构230的下方，使得源极170在该水平方向上可位在源极掺杂区380内并且四周被源极掺杂区380所环绕，如此，源极170与绝缘结构390可被一部分的源极掺杂区380(即一部分的第三源极掺杂区383)所间隔开，使得源极170与绝缘结构390之间的间距g例如是约为1微米至2.5微米，较佳为1.5微米至2微米，但不以此为限。在此设置下，本实施例的源极170可一并作为高压半导体器件300的漂移区域。
此外，需注意的是，栅极结构230靠近源极170一侧的下方还额外设置一绝缘结构390，使得源极掺杂区380延伸至绝缘结构390与栅极结构230下方的部分可具有不连续的一底面380a。绝缘结构390的制程与结构大体上与绝缘结构290相同，于此不在赘述。源极掺杂区380同样可包括由下而上依序排列的一第一源极掺杂区381、一第二源极掺杂区382以及一第三源极掺杂区383，并且，类似于左侧的漏极掺杂区260，部份的源极掺杂区380在形成时同样受到绝缘结构390的遮挡，进而影响到第一源极掺杂区381以及第二源极掺杂区382在绝缘结构390下方部分的深度或掺杂范围。如此，源极掺杂区380的底面并非在各处皆位于相同水平面，而会在邻近绝缘结构390下方的部分底面出现非连续的陡升或陡降，使得源极掺杂区380整体上具有不连续的一底面360a，如图6所示。第一源极掺杂区381、第二源极掺杂区382以及第三源极掺杂区383在源极170下方部分的深度则大体上与前述第一漏极掺杂区261、第二漏极掺杂区262与第三漏极掺杂区263在漏极150下方部分的深度d1、d2、d3相同，而第一源极掺杂区381与第二源极掺杂区382位在绝缘结构390下方部分的深度则大体上与前述第一漏极掺杂区261与第二漏极掺杂区262位在绝缘结构290下方部分的深度d1’、d2’相同，于此不在赘述。
由此，本实施例中的高压半导体器件300的源极170与漏极150可分别藉由藉由源极掺杂区380与漏极掺杂区260逐渐递减的掺杂浓度及其不连续的底面380a、260a而具有足够的耐压能力，有效达到改善热载子注入的问题并避免崩溃电压的下降等效果，而获得较佳的组件可靠度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
100、200、300：高压半导体器件
110：基底
130：栅极结构
150：漏极
170：源极
160：漏极掺杂区
161：第一漏极掺杂区
162：第二漏极掺杂区
163：第三漏极掺杂区
180：源极掺杂区
181：第一源极掺杂区
182：第二源极掺杂区
183：第三源极掺杂区
190、191、192：绝缘结构
230：栅极结构
260：漏极掺杂区
260a：底面
261：第一漏极掺杂区
262：第二漏极掺杂区
263：第三漏极掺杂区
290：绝缘结构
380：源极掺杂区
380a：底面
381：第一源极掺杂区
382：第二源极掺杂区
383：第三源极掺杂区
390：绝缘结构
400：屏蔽
410：介电层
431、432、433：插塞
a2、a2’：垂直掺杂范围
C：对比实施例的基底电流曲线
C’：对比实施例的栅极电流曲线
d1、d2、d3、d1’、d2’：深度
E1：第一实施例的基底电流曲线
E1’：第一实施例的栅极电流曲线
g：间距
w1、w2、w3：宽度

Claims (20)

1.一种高压半导体器件，包含：
一基底；
一栅极结构，设置在所述基底上；
一漏极，设置于所述基底内，且位于所述栅极结构的一侧；
一第一绝缘结构，设置于所述基底上，所述第一绝缘结构位于所述栅极结构下方且部分重叠于所述栅极结构；以及
一漏极掺杂区，设置于所述基底内，位在所述漏极与所述第一绝缘结构下方，且所述漏极掺杂区具有不连续的一底面。
2.如权利要求1所述的一种高压半导体器件，其中，位在所述第一绝缘结构下方的所述漏极掺杂区的深度小于所述漏极掺杂区其他部位的深度。
3.如权利要求1所述的一种高压半导体器件，所述漏极掺杂区还包含：
一第一漏极掺杂区，位在所述漏极与所述第一绝缘结构下方；以及
一第二漏极掺杂区，仅位在所述漏极下方并环绕所述漏极。
4.如权利要求3所述的一种高压半导体器件，其中，所述第一漏极掺杂区在所述基底内的深度大于所述第二漏极掺杂区在所述基底内的深度。
5.如权利要求3所述的一种高压半导体器件，其中，所述第一漏极掺杂区的掺杂浓度小于所述第二漏极掺杂区的掺杂浓度。
6.如权利要求3所述的一种高压半导体器件，其中，所述第二漏极掺杂区的一部分介于所述漏极与所述第一绝缘结构之间。
7.如权利要求3所述的一种高压半导体器件，还包含：
一第三漏极掺杂区设置于所述基底内，介于所述第一漏极掺杂区与所述第二漏极掺杂区之间。
8.如权利要求7所述的一种高压半导体器件，其中，所述第三漏极掺杂区的掺杂浓度介于所述第一漏极掺杂区的掺杂浓度与所述第二漏极掺杂区的掺杂浓度之间。
9.如权利要求7所述的一种高压半导体器件，其中，所述第三漏极掺杂区设置在所述漏极与所述第一绝缘结构下方，位在所述第一绝缘结构下方的所述第三漏极掺杂区的垂直掺杂范围小于位在所述漏极下方的所述第三漏极掺杂区的垂直掺杂范围。
10.如权利要求1所述的一种高压半导体器件，还包含：
一源极，设置于所述基底内，位于所述栅极结构的另一侧；以及
一源极掺杂区，设置于所述基底内，位在所述源极下方。
11.如权利要求10所述的一种高压半导体器件，其中，所述源极掺杂区对称于所述漏极掺杂区。
12.如权利要求10所述的一种高压半导体器件，其中，所述源极掺杂区不对称于所述漏极掺杂区。
13.如权利要求10所述的一种高压半导体器件，还包含：
一第二绝缘结构，设置于所述基底上，所述第一绝缘结构与所述第二绝缘结构分别位在所述源极的两相对侧。
14.如权利要求1所述的一种高压半导体器件，还包含：
一第三绝缘结构，设置于所述基底上，所述第一绝缘结构与所述第三绝缘结构分别位在所述漏极的两相对侧。
15.一种高压半导体器件的形成方法，包含：
提供一基底；
于所述基底上形成一绝缘结构；
于所述基底内形成一漏极掺杂区，所述漏极掺杂区在所述绝缘结构下方具有不连续的一底面；以及
于所述基底上形成一栅极结构。
16.如权利要求15所述的一种高压半导体器件的形成方法，其中，所述栅极结构形成在一部份的所述绝缘结构上。
17.如权利要求15所述的一种高压半导体器件的形成方法，其中，形成在所述绝缘结构下方的所述漏极掺杂区的深度小于所述漏极掺杂区其他部位的深度。
18.如权利要求17所述的一种高压半导体器件的形成方法，其中，形成所述漏极掺杂区的步骤包含：
进行一掺杂制程，所述掺杂制程的掺杂电压为700至800千电子伏特。
19.如权利要求15所述的一种高压半导体器件的形成方法，其中，形成在所述绝缘结构下方的所述漏极掺杂区的垂直掺杂范围小于所述漏极掺杂区其他部位的垂直掺杂范围。
20.如权利要求15所述的一种高压半导体器件的形成方法，还包含：
于所述漏极掺杂区内形成一漏极，且所述漏极掺杂区的一部分设置于所述漏极与所述绝缘结构之间。
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