CN113903813B - 肖特基二极管及其制备方法、电子设备 - Google Patents

肖特基二极管及其制备方法、电子设备 Download PDF

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Abstract

本发明提供了一种肖特基二极管及其制备方法、电子设备，其中，肖特基二极管的制备方法，包括：在N型衬底上形成N型外延层；在所述N型外延层刻蚀多个沟槽，以及所述沟槽内的沟槽MOS栅；淀积TEOS层；所述TEOS层连接对应的沟槽MOS栅；以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层；在所述掺杂层形成含钛与镍铂的势垒金属；形成正面金属，所述正面金属位于所述沟槽MOS栅、所述势垒金属、所述TEOS层的相背于所述N型衬底的一侧。

Description

肖特基二极管及其制备方法、电子设备
技术领域
本发明涉及半导体领域，尤其涉及一种肖特基二极管及其制备方法、电子设备。
背景技术
肖特基二极管是利用金属与半导体接触产生的势垒形成的二极管。由于该器件工作时只有多数载流子运动，没有少数载流子存储电荷及漂移效应，因此，肖特基二极管的开关速度非常快，反向恢复时间Trr很短。
其中，TMBS(Trench MOS Barrier Schottky Diodes)是一种带沟槽MOS栅结构的肖特基二极管，利用“电荷耦合”效应降低肖特基势垒处电场强度，从而降低正向导通压降VF同时获得较低的反向漏电流IR。在实际应用中，正向压降VF 和反向漏电流IR越低，功率损耗越少，效率也越高。因此，具有更低VF和IR的TMBS产品是市场的需求导向，其中70V的TMBS在智能手机快充应用中受到广泛青睐。
TMBS在实际制造过程中，势垒金属的工艺以及势垒金属与硅接触的界面态对正向导通压降VF有着关键性的影响。在常规工艺中，芯片在打开接触孔窗口后直接淀积一种势垒金属，退火后形成硅化物，势垒金属与硅之间的界面性能不佳；另外常规工艺若要降低正向导通压降Vf，通常会牺牲反向漏电流。
发明内容
本发明提供一种肖特基二极管及其制备方法、电子设备，以解决正向导通压降Vf不得不降低从而牺牲反向电流、势垒金属与硅之间界面性能不佳等问题。
根据本发明的第一方面，提供了一种肖特基二极管的制备方法，包括：
在N型衬底上形成N型外延层；
在所述N型外延层刻蚀多个沟槽，以及所述沟槽内的沟槽MOS栅；
淀积TEOS层；所述TEOS层连接对应的沟槽MOS栅；
以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层；
在所述掺杂层形成含钛与镍铂的势垒金属；
形成正面金属，所述正面金属位于所述沟槽MOS栅、所述势垒金属、所述TEOS层的相背于所述N型衬底的一侧。
可选的，以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层，包括：
在所述窗口区注入指定浓度的砷，再以第一指定温度推进第一指定时长。
可选的，所述指定浓度处于1E10到1E16cm-3的区间范围内，所述第一指定温度处于850至1050℃的区间范围内；所述第一指定时长处于20至40分钟的区间范围内。
可选的，在所述掺杂层形成含钛与镍铂的势垒金属，包括：
在所述掺杂层表面溅射钛，并以第二指定温度退火第二指定时长，以形成硅化物；
在所述硅化物表面溅射镍铂，并以第三指定温度退火第三指定时长，以形成含钛与镍铂的势垒金属。
可选的，所述第二指定温度处于800至1000℃的区间范围内，所述第二指定时长处于3-7分钟的区间范围内；
所述第三指定温度处于300至500℃的区间范围内，所述第三指定时长处于20至40分钟的区间范围内。
可选的，形成位于所述沟槽MOS栅、所述势垒金属、所述TEOS层上侧的正面金属，包括：
在所述沟槽MOS栅、所述势垒金属、所述TEOS层上形成缓冲层；
在所述缓冲层上形成所述正面金属。
可选的，所述缓冲层的材料为钛钨，所述正面金属的材料为铝铜。
可选的，所述的肖特基二极管的制备方法，还包括：
对所述衬底减薄，并在所述衬底形成背面金属；所述背面金属位于所述衬底的相背于所述正面金属的一侧。
根据本发明的第二方面，提供了一种肖特基二极管，利用第一方面及其可选方案涉及的制备方法制备而成。
根据本发明的第三方面，提供了一种电子设备，包括第二方面及其可选方案涉及的肖特基二极管。
本发明提供的肖特基二极管及其制备方法、电子设备中，在打开接触孔后，对窗口区域掺杂一定浓度的砷As，同时势垒金属结合了镍铂NiPt势垒金属与势垒高度更低的钛Ti势垒金属，有效优化了势垒金属与硅之间的界面性能；同时，通过引入钛Ti势垒金属在一定程度上降低了势垒高度，从而进一步降低了器件的正向导通压降，并且不牺牲反向漏电流。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例中肖特基二极管的制备方法的流程示意图一；
图2是本发明一实施例中步骤S15的流程示意图；
图3是本发明一实施例中肖特基二极管的制备方法的流程示意图二；
图4是本发明一实施例中步骤S11之后的结构示意图；
图5是本发明一实施例中步骤S12中刻蚀时的结构示意图；
图6是本发明一实施例中步骤S12中刻蚀出沟槽后的结构示意图；
图7是本发明一实施例中步骤S12后的结构示意图；
图8是本发明一实施例中步骤S13后的结构示意图；
图9是本发明一实施例中步骤S14后的结构示意图；
图10是本发明一实施例中步骤S15后的结构示意图；
图11是本发明一实施例中步骤S16、步骤S17后的结构示意图；
图12a是本发明一举例中的测试结果示意图一；
图12b是本发明一举例中的测试结果示意图二。
附图标记说明：
101-N型衬底；
102-N型外延层；
103-势垒金属；
104-缓冲层；
105-正面金属；
106-背面金属；
107-沟槽MOS栅；
1071-多晶硅；
1072-栅氧化层；
108-TEOS层；
109-TEOS层；
110-氧化层；
111-沟槽；
112-掺杂层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明说明书的描述中，需要理解的是，术语“上部”、“下部”、“上端”、“下端”、“下表面”、“上表面”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明说明书的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
在本发明的描述中，“多个”的含义是多个，例如两个，三个，四个等，除非另有明确具体的限定。
在本发明说明书的描述中，除非另有明确的规定和限定，术语“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
请参考图1，本发明实施例提供了一种肖特基二极管的制备方法，包括：
S11：在N型衬底上形成N型外延层；
S12：在所述N型外延层刻蚀多个沟槽，以及所述沟槽内的沟槽MOS栅；
S13：淀积TEOS层；所述TEOS层连接对应的沟槽MOS栅；
S14：以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层；
S15：在所述掺杂层形成含钛与镍铂的势垒金属；
S16：形成正面金属；
所述正面金属位于所述沟槽MOS栅、所述势垒金属、所述TEOS层的相背于所述N型衬底的一侧。
以图4为例，N型外延层102可形成于N型衬底101，具体方案中，形成N型外延层102的方式可例如为外延生长，所长的N型外延层102也可描述为EPI层，其中的EPI具体为Epitaxy。
在步骤S12中，以图5为例，刻蚀沟槽的过程可例如：
先通过热氧化的方式生长一层氧化层110，该氧化层110的厚度可例如处于800至1200Å的区间范围内，例如为1000Å，然后再淀积TEOS层109，其中的TEOS具体可理解为硅酸乙酯，该TEOS层的厚度可处于4500至7500Å的区间范围内，例如为6000Å，进而，可形成所需的硬掩膜（即hardmask）；
然后，可在该硬掩膜上涂一层光刻胶，通过一张沟槽的光刻掩膜版进行硬掩膜的光刻，然后用干法刻蚀硬掩膜，定义出所需的沟槽区，如图5所示；
请参考图6，去掉光刻胶后，再重干法刻蚀硅，刻出一定深度的沟槽111，该深度可例如处于1.4至1.8um 的区间范围，例如为1.6um；
然后可生长牺牲氧化层，其厚度可例如处于400Å至600Å的区间范围内，例如为500Å，再湿法去除该牺牲氧化层；
请参考图7，沟槽111形成后，可在沟槽111内形成沟槽MOS栅107，该沟槽MOS栅107可以包括多晶硅1071，进一步的方案中，多晶硅1071与沟槽111的槽壁、槽底之间还可设有栅氧化层1072，具体举例中，可先长一层栅氧化层1072，其厚度可处于1800至2200 Å 的区间范围，例如为2000Å，再在栅氧化层1072内淀积多晶硅1071，其厚度可处于7000至9000 Å的区间范围，例如为8000 Å，再通过干法刻蚀去除硅表面的多晶硅和栅氧化层，得到的图形如图7所示。
步骤S13中所形成的TEOS层108可连接其中一个或多个沟槽111内的沟槽MOS栅107，其中的TEOS可理解为硅酸乙酯；此外，TEOS层108与外延层102之间可设有氧化层，该氧化层可与TEOS层108所连接的沟槽MOS栅107的栅氧化层1072连接，并与该栅氧化层采用相同的材料。
其中一种实施方式中，步骤S14中掺杂砷在外延层2表面所形成的材料层可例如掺杂层112，步骤S14具体可以包括：
在所述窗口区注入指定浓度的砷，再以第一指定温度推进第一指定时长。
其中：
所述指定浓度处于1E10到1E16cm-3的区间范围内，例如为1E13cm-3；所述第一指定温度处于850至1050℃的区间范围内，例如为950℃；所述第一指定时长处于20至40分钟的区间范围内，例如30分钟。
进而，在具体举例中，可在窗口区注入1E13 cm-3浓度的砷As，然后在950℃推进30min，使接触孔界面处与外延形成一定的浓度梯度，同时改善后续势垒金属与硅接触的界面形态，一定程度上可以降低正向导通压降VF。
步骤S15中在沟槽间的窗口区可形成如图10所示的势垒金属103，该势垒金属103含钛与镍铂，进而，任意形成该类势垒金属103的方式均不脱离本发明实施例的范围。
此外，注入砷以后的高温推进过程，可以修复干法工艺打开接触孔时对硅造成的损伤，从而一定程度上降低反向漏电流。
其中一种实施方式中，请参考图2，步骤S15可以包括：
S151：在所述掺杂层表面溅射钛，并以第二指定温度退火第二指定时长，以形成硅化物；
S152：在所述硅化物表面溅射镍铂，并以第三指定温度退火第三指定时长，以形成含钛与镍铂的势垒金属。
其中：
所述第二指定温度处于800至1000℃的区间范围内，例如可以为900℃，该第二指定温度可低于前文所提及的第一指定温度；所述第二指定时长处于3-7分钟的区间范围内，例如可以为5分钟；
所述第三指定温度处于300至500℃的区间范围内，例如为420℃，所述第三指定时长处于20至40分钟的区间范围内，例如为30分钟。
一种具体的举例中，先在晶圆表面（可理解为步骤S14所形成的结构表面）溅射一层势垒高度更低的钛Ti的势垒金属，以900℃快速退火5分钟以形成一定厚度的硅化物，然后可利用湿法工艺去除表面残余钛Ti金属，再溅射镍铂NiPt，以420℃高温退火30分钟后湿法去除镍铂NiPt。
以上方案中，钛Ti的引入可以降低器件势垒金属的整体势垒高度，从而降低器件的正向导通压降，并且不牺牲反向漏电流。
其中一种实施方式中，步骤S15与图3，步骤S16可以包括：
S161：在所述沟槽MOS栅、所述势垒金属、所述TEOS层上形成缓冲层；
S162：在所述缓冲层上形成所述正面金属。
通过以上方式，可形成如图11所示的层叠的缓冲层104与正面金属105。所述缓冲层104的材料可以为钛钨，也不排除采用其他金属作为缓冲层的方案，所述正面金属105的材料可以为铝铜，也不排除采用其他金属作为缓冲层的方案，例如氮化钛（TiN）、钛（Ti）、银（Ag）、铝硅铜（ALSICU），以及以上至少之二的叠层。
具体举例中，可在芯片正面依次溅射淀积缓冲层（例如TiW）、正面金属（例如AlCu），缓冲层（例如TiW）的引入在一定程度上使电极金属（例如AlCu）与硅化物形成一定的势垒梯度，进一步降低Vf；另一方面，TiW可以有效改善AlCu与硅化物之间的结合能力，以保证芯片大规模生产的稳定性。
其中一种实施方式中，请参考图3，该制备方法，还可包括：
S17：对所述衬底减薄，并在所述衬底形成背面金属。
该步骤S17可在步骤S16之后实施，也可在其他时机实施。
其中，以图11为例，所形成的背面金属106位于所述衬底101的相背于所述正面金属105的一侧。该背面金属106的材料可参照正面金属进行选择。进一步的，该背面金属106例如可以为钛（Ti）、银（Ag）、镍（Ni）等至少之一的金属硅化物。
本发明实施例提供了一种肖特基二极管，利用所述的制备方法制备而成，其可以为70V肖特基二极管。其结构可例如图11所示。
本发明实施例提供了一种电子设备，包括所述的肖特基二极管。
本发明实施例具体方案中所形成的70V肖特基二极管与常规的70V肖特基二极管的比对参数如下：
参数 VF@10mA (V) VF@100mA (V) VR@500mA (V) IR@70V (uA)
常规70V TMBS 0.39 0.69 82 0.12
优化的70V TMBS 0.36 0.62 80 0.1
请参见图12a与图12b所示的曲线，其为采用本发明具体举例的肖特基二极管的测试结果，其中，图12a的横坐标为正向瞬态电压VF, 图12a的纵坐标为正向瞬态电流IF, 图12b的横坐标为反向电压VR，图12b的纵坐标为漏电流IR。
从中可见，器件的正向导通压降及反向漏电流较低，且高低温下漏电流很低。同时，针对相同芯片面积的常规TMBS工艺与本发明优化的TMBS参数进行了对比，如表中所示，进而，本发明优化的TMBS正向导通压降VF明显比常规工艺低70mV，且反向漏电流并未做出牺牲，低于0.1uA。同比市场同类产品，该器件的性能参数具有非常明显的优势。
综上所述，本发明实施例的肖特基二极管通过引入MOS栅结构、在接触孔区掺杂一定浓度的As、同时势垒金属采用常规工艺用的势垒金属NiPt与势垒高度更低的Ti势垒金属结合等一系列优化工艺，大幅度降低了器件的正向导通压降，并且不牺牲反向漏电流IR，满足了实际应用中低功耗的需求，为消费类电子产品的快充方案提供了一种非常有效的器件结构和工艺方法。
在本说明书的描述中，参考术语“一种实施方式”、“一种实施例”、“具体实施过程”、“一种举例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种肖特基二极管的制备方法，其特征在于，包括：
在N型衬底上形成N型外延层；
在所述N型外延层刻蚀多个沟槽，以及所述沟槽内的沟槽MOS栅；
淀积TEOS层；所述TEOS层连接对应的沟槽MOS栅；
以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层；
在所述掺杂层形成含钛与镍铂的势垒金属；
形成正面金属，所述正面金属位于所述沟槽MOS栅、所述势垒金属、所述TEOS层的相背于所述N型衬底的一侧。
2.根据权利要求1所述的肖特基二极管的制备方法，其特征在于，
以所述沟槽间的部分N型外延层表面作为窗口区，在所述窗口区注入砷，以形成掺杂层，包括：
在所述窗口区注入指定浓度的砷，再以第一指定温度推进第一指定时长。
3.根据权利要求2所述的肖特基二极管的制备方法，其特征在于，所述指定浓度处于1E10到1E16cm-3的区间范围内，所述第一指定温度处于850至1050℃的区间范围内；所述第一指定时长处于20至40分钟的区间范围内。
4.根据权利要求1所述的肖特基二极管的制备方法，其特征在于，在所述掺杂层形成含钛与镍铂的势垒金属，包括：
在所述掺杂层表面溅射钛，并以第二指定温度退火第二指定时长，以形成硅化物；
在所述硅化物表面溅射镍铂，并以第三指定温度退火第三指定时长，以形成含钛与镍铂的势垒金属。
5.根据权利要求4所述的肖特基二极管的制备方法，其特征在于，所述第二指定温度处于800至1000℃的区间范围内，所述第二指定时长处于3-7分钟的区间范围内；
所述第三指定温度处于300至500℃的区间范围内，所述第三指定时长处于20至40分钟的区间范围内。
6.根据权利要求1至5任一项所述的肖特基二极管的制备方法，其特征在于，
形成位于所述沟槽MOS栅、所述势垒金属、所述TEOS层上侧的正面金属，包括：
在所述沟槽MOS栅、所述势垒金属、所述TEOS层上形成缓冲层；
在所述缓冲层上形成所述正面金属。
7.根据权利要求6所述的肖特基二极管的制备方法，其特征在于，所述缓冲层的材料为钛钨，所述正面金属的材料为铝铜。
8.根据权利要求1至5任一项所述的肖特基二极管的制备方法，其特征在于，还包括：
对所述衬底减薄，并在所述衬底形成背面金属；所述背面金属位于所述衬底的相背于所述正面金属的一侧。
9.一种肖特基二极管，其特征在于，利用权利要求1至8任一项所述的制备方法制备而成。
10.一种电子设备，其特征在于，包括权利要求9所述的肖特基二极管。
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