CN101542959A - 用于接收数据的方法和电路 - Google Patents

Abstract

本发明涉及一种电路和方法，用于接收在接收机端频率基本未知的信号。通过采样数据和获得信号频率(或实际上：通过信号载送数据的数据速率)，并在接收器中将锁相环设置为获得－估计电路，接收器可快速地调成信号的频率。因此，信号不需要嵌入或伴随时钟。然而优选的是通过接收器前端进行的信号的过采样。

Description

用于接收数据的方法和电路

技术领域

一方面，本发明涉及一种接收数据的方法。另一方面，本发明涉及一种接收数据的电路。又一方面，本发明涉及处理数据的***。再一方面，本发明涉及一种计算机程序产品。

背景技术

高速串行接口时钟解决方案有两种主要类型：源同步和嵌入式时钟。对于嵌入式时钟解决方案，为了以可靠的方式同步接收机，数据流必须包括充足的时钟信息。由于没有数据时钟传输路径的匹配问题，嵌入式时钟解决方案可以在较高的速率下运行。但是，与源同步情况下所提供时钟的直接数据限幅相比，嵌入式时钟接收机需要时钟和数据恢复(CDR)。

嵌入式时钟类型的解决方案可再分为以下几个类别：

1.一种同步全速或者半速的位时钟或者任何其他具有固定且已知传输比例的较低频率的时钟(如，字节或字时钟)被从TX传输到RX，但是，不保持其与数据的相位同步。TX和RX共享相同的时钟频率(或已知并固定的传输比例)，且接收机仅需要进行相位对准(和在传输较低频率固定比例的时钟的情况下进行时钟倍增)。

2.接收机不从发射端获取参考时钟信号，但是接收机锁定数据流中的嵌入式时钟并从其中恢复那边的时钟和数据信息。如果数据流编码恰当，包括充足的时钟信息，则这是可行的。对于二进制传输，例如这可通过8B10B码实现。为了避免错误的锁定于(次)谐波上，必须有一些提供的锁定帮助或者数据编码必须隐含地提供充足的频率信息(如，双相位，曼彻斯特(Manchester)编码)。由于编码效率的原因，在许多情况下优选使用锁定帮助。锁定帮助例如可以是帮助变得接近数据速率的本地接收机参考时钟，和/或数据流中的训练序列。

3.接收机不从发射端来获得参考时钟信号，但是发射机和接收机各自具有本地参考时钟，已知这些时钟的频率彼此接近(脉冲相位调制不同)，但是不完全相等(准同步时钟)。接收机时钟保持锁定到本地参考，且通过过采样数据流在数字域中恢复数据。

如果接收机时钟信号在数据传输之前锁定在本地参考之上，且随即在实际有效载荷数据传输之前通过训练序列同步于数据流，则本地参考时钟起锁定帮助的作用，并且包括于选项2.

类型2和3与类型1(或者源同步解决方案)相比要求更少的连接，因为它们不需要传输单独的时钟信号。但是，对于类型2，同步变得更加复杂，因为除了相位同步，接收机必须在可以进行可靠数据接收之前首先锁定到恰当的频率。通过使用参考频率非常接近的知识且假设时钟信号是可利用的，类型3解决方案可以较快地起动。但是，这种类型3通常要求两端几乎相等的参考频率的有效性，这可能是不重要的，且***可能需要附加的参考(可能是晶体)振荡器。类型1与类型2和3相比，具有较少的吸引力，因为类型1意味着更多的连接且消耗更多的IO功率。

发明内容

本发明的目的是提供一种更灵活的用于接收数据的电路。第一方面，本发明提供一种通过接收机接收数据的方法，该接收机包括锁相环，由具有所述接收机未知频率的信号来载送数据，该方法包括步骤：以预定采样率采样信号；估计检测到的信号的频率；设置锁相环的频率，使其与估计的频率匹配；针对估计的零相位误差将锁相环相位设置为零；使锁相环运行预定数量的循环；当锁相环在预定数量循环后没有锁定到输入信号的相位时，重复前两个步骤，直到锁定相位。通过采样并分析输入信号，可获得输入信号的频率。通过直接将锁相环设置为这个频率，可显著地减小锁相环的稳定时间。甚至可以以一定间隔不断地将锁相环的相位误差设置为零来进一步减小这个稳定时间。

根据本发明的方法的一个实施例中，预定采样率等于期望信号具有的最大频率的至少两倍。

通过这种方法，混叠的危险以及因此产生的数据损失显著地减小。

根据本发明的方法的另一个实施例，其中通过多重采样单元执行采样信号的步骤，每个采样单元具有不同的采样相位，并且该方法还包括将多重采样单元的输出信号对准的步骤。

通过这种方法，可以在不增加电路运行频率的情况下，增加采样率。

根据本发明的方法的再一个实施例中，对检测所得信号的频率进行估计的步骤包括子步骤：将采样值解释为逻辑1或逻辑0；检测被连续采样并解释的值中的转变；将关于转变的信息馈送到另一个锁相环的相位频率检测器；和利用锁相环的振荡器的输出来估计信号频率。

附图说明

在此将以图示的方式解释本发明的这些及其他方面，其中：

图1示出了电路输出的特性；

图2示出了第一异步接收机结构，作为根据本发明电路的实施例；

图3示出了数字数据锁定PLL，作为实现根据本发明电路的电路控制单元的实施例的一部分。

图4示出了为了改进数据完整性而消除信号抖动的电路；

图5示出了第二异步接收机结构，作为根据本发明电路的实施例；

图6示出了数据完整性改进的结果；

图7示出了通过数字处理完成的基本功能；

图8示出了根据本发明电路的非常简单的一个实施例；和

图9示出了根据本发明的***的实施例。

具体实施方式

异步接收机在其输入端以一定的数据速率BIN(位/秒)来查看数据流。为了使每位至少有一个样本，接收机以fS来对输入数据采样，其中fS＞BIN。只有在完全标准部件和理想信号的情况下，这个绝对最小采样率需求才是足够的。实际上fS＞＞1，然而数据和时钟信号的边缘是抖动的，而且标准部件不是完美的。过采样率越高，接收机所能容忍的抖动越多。实际上，对于过采样接收机，通常使用采样率值fS＞k·BIN，其中k～3。

传统过采样接收机解决方案采用的k值等于或非常接近整数值，而本发明的接收机构思可在很宽的范围处理k值。因此，输入数据与接收机时钟不是必须同步的也不是必须准同步的，而是接收数据可与本地接收机时钟完全异步。

将数据样本传送到数字样本处理单元，该数字样本处理单元从样本恢复原始数据位。图7示出了数字处理执行的基本功能。借助于数字数据恢复PLL从数据样本提取时钟周期。这确定了位周期，也称为单元间隔(UI)，其以采样间隔1/fS来计数。因此UI＝Q/fS，其中Q是表示了实际过采样率的实数或分数(由于在实际实施中需要截短舍位，实际上可能是分数的)。

从恢复位开始，用UI值，可预测下一位的中心及边缘位置，且可将预测所得边缘位置与边缘的实际发生相比较，这为PLL环路提供控制信息。这在图3中说明。数据流中不存在的边缘被忽略，且没有相位和频率控制的影响。为了避免如符号间干扰(ISI)和抖动之类的短期边缘偏移效应的强烈影响，相位误差被滤除。跟踪如慢频率变化的长期结果。

这意味着，如果频率变化足够慢从而可通过数字恢复环路跟踪，那么在可靠传输之前，通过单独(模拟)时钟产生PLL来提供的采样时钟频率不是必须完全稳定。

***启动时，接收机端不知道发射机的位速率。接收机的时钟频率也未知。这意味着每位的样本数未知，且可能在很宽的范围变化。

为了可靠地检测发射位的长度，其中长度以样本Q的分数(位周期时间＝Q·TSAMPLE)表示，需要一些额外信息来消除错误锁定的可能。例如，如果以数据位开始传输，并且位周期未知，PLL可锁定如序列010101，但锁定序列00110011也是可以的。在第二种情况中，检测所得频率将仅为实际频率的一半。

很明显，不可能在没有额外限制的情况下获得对数据信号的瞬时频率锁定。这个额外信息可能是(近似)位周期或是关于初始发射的数据序列的知悉。

如果位周期的合理准确的估计已经是可利用的，则可直接将其加载到数字PLL。如果这个估计不是可用的，则可通过数据流中(短的)初始化序列来获得。通过设置位周期估计而进行的初始化之后，在发射有效载荷数据之前，必须由一些训练序列来训练恢复单元。因此，为了增强启动行为，在训练链接之前使用(短的)初始化并且所有的都在实际数据传输之前是有利的。

具有确定边缘和已知边缘位置的任何已知的初始化序列可用于初始频率和相位估计。例如触发序列可通过在预定数目的位中对采样间隔计数并确定QESTIMATE＝#samples/#bits，从而很容易地提供“UI估计”。

在初始化期间对位周期进行估计之后，必须训练数字数据恢复来锁定数据。

尽管估计周期和相位训练周期可潜在地由不同位模式组成，但是在大多数实际情况下如果选择一种合适的模式，这不是必须的或需要的。

例如，传输以触发初始化序列0101010……01开始，且以表示初始序列结束的特定代码结束。为此可使用线性编码的某个异常码。初始化序列(位周期估计和数据恢复训练)之后，可传输实际用户数据。由于过采样，由接收机采样的初始化序列将看起来像例如00001111000111110000……00001111。通过测量样本数并将该数除以接收到的位数，可得到估计的每位的平均样本数(QESTIMATE)。在触发序列情况下，可通过对测量间隔中的转变数(#edge)进行计数来确定接收到的位数#bits。

为了获得高精确的平均位长，需要接收到的位数很大，这与快速锁定的目的是相反的。因此，不会以高精确度来确定平均位周期，而仅用很少的位数来确定近似的平均周期。使PLL周期寄存器加载近似的平均周期。

另一种方法是，可通过卡尔曼(Kalman)滤波器获得平均位周期来代替使用将接收到的样本数除以接收到的位数的过程。

在已经确定平均估计位周期之后开始相位锁定过程。第一步是设置数字PLL的相位，以使得存在零相位误差。因为PLL锁定的信号是可利用的，所以这是可行的，且因此知道精确的转变位置。如果估计的位周期是100％正确的，则平均相位误差将保持为零(由于位周期是非整数，而用于确定相位误差的转变是在基于整数的网格上，因此瞬时相位误差将偏离零)。另一方面，如果估计周期太小，相位误差将开始增长。PLL通过增加周期来反抗。如果相位误差的增量不是太大，PLL可足够快地调整周期并最后得到零(平均)相位误差和零频率误差状态。另一方面，如果估计周期大幅度下降，则相位误差将非常快地增长，且PLL将不能通过增加周期来足够快地补偿。在某一时刻，相位误差将变为180度，这将导致PLL跳过一个循环。此时PLL将看起来似乎具有非常大的估计周期。因此导致的结果是并非增加周期而是减小周期。最后，PLL将获得锁定，但是这可能花费数百或者甚至数千个循环，就像用通常的模拟PLL。为了避免这种长的启动序列并帮助PLL获得锁定，可每N个循环就校正PLL相位，来提供零相位误差。这将阻止PLL总是获得180度误差，即使估计周期是不正确的。因此过程如下：

1.获得对周期的估计

2.针对零相位误差设置PLL相位

3.无干扰地使PLL运行N个循环

4.返回到第二步，直到获得相位/频率锁定

一旦获得相位锁定，可进行可靠数据接收，且例如通过线性编码的异常字的方式可对初始化和训练的结束进行通信。这种编码检测之后，接收正常数据且PLL将保持用这些数据锁定。

图1说明了相位/频率锁定过程。这里，在时间t上描述相位误差PE和周期PER。在时间A，已确定了位周期的估计且提供给PLL。同时，针对零相位误差设置相位。可以看出，此时相位误差增量较小，但是由于PLL还未锁定，相位误差继续增长。在时间B，再次设置相位导致零相位误差。同时，PLL保持对周期估计进行更新，导致相位误差较小的增量。在时间C，以及时间D，再次针对零相位误差设置相位。此时PLL频率非常接近输入信号的频率，且PLL处于锁定。

根据信号质量和所得最小需求的过采样率QMIN，这种接收机可以以任何速率BIN＝fS/QMIN接收数据。实际上，由于硬件的原因，支持Q值的巨大范围是不切合实际的。但是，因为可在数字恢复之前通过丢弃样本(子采样)来实现所有较慢的速率，因此支持超出位速率倍频的Q范围的接收机实现是足够的。

可使用OSR信息来控制时钟产生频率，使其接***均数据速率的简单分数倍数的整数。这允许在初始启动周期及相位和频率稳定之后，减小数据恢复逻辑的操作数量。

但是，异步接收机构思允许在两端保持独立的时钟***。因此，在双重单工链路配置的情况下，很可能使用仅一个PLL(或DLL)来用于每端的TX和RX的频率倍增。因此，很多情况下，不需要控制时钟频率，但是要在两端保持频率独立。

本发明接收机解决方案的时钟的大的绝对频率容限允许使用比传统基于石英的参照更低质量的参考时钟，只要频率和相位改变的足够慢。这些较慢质量的时钟参考可能包括陶瓷谐振器设备、LC-谐振腔、MEM设备、或甚至是跨导电容-C、RC或低质量因子的松弛类型振荡器。

最重要的是，允许使用***中因其他应用原因已经可利用的时钟。例如，这将减少(附加的)参考时钟电路和设备的需求量，并且此外可减少程序包内时钟域的量。

数字数据恢复块是本发明接收机构思的核心功能。这部分提供实施例的更详细的描述。

图2示出了根据本发明实施例的第一异步接收机结构。尤其是，描述接收机前端的异步接收机结构。串行数据输入210输入到可选前置放大器220和突发(burst)检测单元250。可选前置放大器220的输出被转送到采样器230和相位对准单元240。相位对准单元240的输出输入到数字数据处理单元280。这些数据与过采样数据281相对应。突发检测单元250的输出作为启动信号转送到多相位PLL和数字数据处理单元280。多相位PLL 260从本地时钟270接收参考时钟Ref-clk。数字数据处理单元280输出恢复数据260和恢复并行数据输出211。

图3说明数字数据锁定PLL的结构。为了阐明的原因，省略了启动快速锁定的块。PLL块的输入310由许多采样位(16)组成。并行的数量是实现的选择且对构思是非根本的。

处理这些样本来确定是否有任何转变(边缘检测块320)。然后确定这些转变的位置并表示为数字(指示块330的边缘)。每位可有0或1个转变，但是在结构实现期间，过采样率Q是未知的；因此必须逐字确定采样字中的实际位数。根据过采样量和所采样的实际数据，在一个采样字中可有0、1、2……个边缘数。并行相位频率检测器(PFD)340使用所有边缘位置来确定相位误差341。相位误差值的数量也可因此在每采样窗发生变化。

使许多计算所得相位误差的组合通过环路滤波器350。环路滤波器350驱动DCDO(数字化控制的数字振荡器)块360。DCDO块360产生关于可在下一采样窗中的哪个位置预期位转变(边缘)362的预告361。

通过采用在实际边缘位置(整数值)和预测边缘位置(固定点值)之间的差来计算相位误差341。因为实际边缘数可变，因此需要给实际位置分配正确的预测边缘位置。在实施例中，这是通过用每个实际边缘为每个预测边缘计算误差来实现的。将预测边缘与引起最小误差的实际采样边缘的组合选择作为一对，该组合引起输出相位误差。

如图3所示，完整的一组计算的相位误差可用作PLL的输出。该组相位误差可与所预测的样本位置相结合，来获得过采样数据位的中心点的更准确估计。通常，PLL输出将直接用于对实际数据采样。这种传统方法具有这样的缺点，即PLL的抖动无抑制地影响采样位置。此外，由于PLL通常具有相位滞后滤波器特性，改变频率可产生很大附加的相位误差。

通过对相位误差信号进行滤波并使用其结果来校正先前计算所得的样本指数，可计算去抖动样本指数。例如，如果应用线性相位滤波器，并且计算所得的样本指数被延迟滤波器长度的一半，则得到判定时刻周围的平均，包括过去、当前、和未来事件(由于延迟和存储的原因，后者是可行的)。有限脉冲响应(IIR)滤波器代替线性相位滤波器是另一种可能。另一个选择是使用时变滤波器，其作为如所提供的过采样数据或另一种控制信号的函数而变化。

图4示出了将样本指数去抖动所需的块。将相位误差410输入到(2N+1)阶FIR滤波器420。移位样本位置430输入到时延N循环单元440。在减法单元450中，从时延单元440的输出中减去FIR滤波器单元420的输出。减法单元450的输出与去抖动后的样本位置451相对应，其输入到样本量化单元460。量化单元的输出与选择信号461相对应。模拟PLL频率与有限数字PLL带宽一起变化可造成相位(滞后)区域，该相位(滞后)区域可与额外“抖动”相对应。通过测量实际相位误差，平均过去、当前、未来相位误差(临时采样存储)，通过应用线性相位误差滤波(恒量群延迟)并通过校正当前样本指数，可以消除这个附加的抖动。图6说明了去抖动前后估计的中心位置的改进。通过对采样位置的这种改进的估计，可容忍来自PLL的更多抖动。这转而可导致如较便宜的数字实现，或对采样时钟更宽松的限制。或者另一种选择，通过改变发射机或接收机的时钟频率，可增加数字PLL的带宽，来改进过采样率中改变的跟踪性能。增加的带宽也将减小启动(锁定)时间。

图5示出了PLL、去抖动块、时延、和数据采样块的组合。图5中描述了异步接收机结构。将本地参考时钟501输入到接收机的第一部分510。模拟输入502也被输入到第一部分510。具体地说，将本地参考时钟510以10Gs/s输入到8相位PLL单元511。模拟输入502被输入到8×1位的采样器512。8×1位的采样器512还接收PLL单元511的输出。PLL单元511在1.25GHz的输出被转送到用于在625MHz增加8+8位的单元521。单元521的输出被转送到时延单元523和数据锁定PLL 522。数据锁定PLL 522还接收625MHz的输入，该输入与在除法单元513中被2除的PLL单元511的输出相对应。数据锁定PLL 522的输出对应于初始样本指数522a和相位误差522b。将这些数据转送到去抖动单元524，去抖动单元524输出去抖动的样本指数，并将该指数转送到数据位选择单元525，数据位选择单元525也接收时延单元523的输出并输出位530。

另外的发明实施例：

·用于数据恢复的具有过采样前端和高级数字样本处理的接收机构思。本发明构思与通常***一样，在发射机和接收机之间不需要几乎相等(准同步的)的时钟，而时钟可完全异步。

·以比由采样间隔设置的时间格更高的精确度来跟踪数据流中位之间边缘的时间位置(从而还有位的中心)。这通过数字PLL实现，数字PLL跟踪平均过采样率Q。只需要将用于确定所恢复数据位值的关于最可靠样本的结果量化为最恰当的整数样本时刻。

·将所接收的边缘信息量化为采样网格，但是由于数据流和时钟中的确定性的和任意抖动，实际的采样时刻延伸到采样窗。这种类抖动行为提供超前相位信息，与低通相位滤波器一起提供相位趋势的提前指示。

·本发明的接收机构思可锁定并跟踪(缓慢地)变化的数据速率和/或调节接收机采样时钟的(缓慢)频率变化。因此，这种接收机构思可快速同步于嵌入式时钟数据流，因为(模拟)采样时钟的产生不需要完全地稳定。

·用于估计过采样率(UIESTIMATE＝QESTIMATE/fS～1/BIN)的初始化序列对于快速锁定是有利的。这可通过已知边缘密度的初始化序列容易地实现；QESTIMATE＝#samples/#bits。例如在触发初始化序列QESTIMATE＝#samples/#edges的情况下。这样的QESTIMATE也可用于在Q值太高的情况下对数字数据处理之前的子采样(丢弃样本)进行确定。

·一种用于估计位周期作为采样周期的分数的初始化周期。估计后的训练周期已完成对数字数据恢复块的训练。

·一种带‘振荡器’的数字PLL，‘振荡器’预测即将发生的边缘位置并将其与实际采样边缘位置比较以控制环路。

·一种PLL，输出被其他改进的相位跟踪功能使用的相位误差信息。

·一种为了避免循环跳跃来借助复位相位误差而实现的快速训练机制。

·一种去抖动相位校正机制，通过滤除PLL中检测的相位误差并在选择用于进一步位电平决定算法的最恰当采样之前校正从PLL环路预测的采样位置。

·PLL是锁相环。

通过(潜在的多相位)PLL的方式，如slide 20en 23所示，发射机和接收机的时钟产生和/或倍增也可使用DLL(时延锁定环)实现。如果时钟没有完全相位同步，PLL具有平滑相位行为的优点。

·多相位PLL是其中(多相位)振荡器并行产生多个相位的时钟信号的PLL，如：8相位1.25GHz的意思是所有的8个时钟为1.25GHz时钟的360/80＝45度相位偏移的版本。实际上，概念上可用一个8*1.25GHz＝10GHz采样时钟，但是这需要更大的电路速度。因此，多相位是一种在电路速度需求不明显增加的情况下增加采样速率的好技术。多相位对这个ID不是必不可少的。但是如果采样速率关于电路速度变得非常高，则这种技术易于执行。

多相位用于并行以及减小的电路速度的需求。多相位时钟需要多重采样器。多相位采样结果不是对准到一个时钟的相位，而是它们中的每个都对准到一个(子)相位。因此需要一个与时钟的对准到。这在图2的相位对准块中完成。

图7示出了一种通过数字处理完成的基本功能。这里，描述数字需求。模拟输入数据位流701输入到模拟PLL和采样器块710。将模拟PLL和采样器单元710的输出转送到数字时钟恢复块720。数字时钟恢复块720的输出被转送到数字相位跟踪块730且将其输出转送到数字数据选择块740，数字数据选择块740输出数字输出恢复位702。因此，完成了多于3xOSR。此外，完成快速频率锁定、快速相位跟踪。尽管需要快速硬件，仍可实现算法的简单完成。

图8示出了根据本发明电路的方框图。这里，描述了异步接收机结构。本地参考时钟801输入到1相位PLL单元810，且模拟输入802输入到8×1位的采样器812。PLL单元811的输出被转送到单元821，且在除法器单元813中被除。除法器单元813的输出被转送到数据锁定PLL单元822和数据位选择单元825。单元821将其输出转送到时延单元823和数据锁定PLL 822，数据锁定PLL 822向数据位选择单元825输出采样指数。

图9示出了根据本发明***的实施例。这里，***可包括发射机TX910和接收机RX920。发射机TX910包括PISO单元911、PLL单元912、和对PLL单元912的输出与PISO单元911的输出进行接收的驱动器单元913。接收机RX920包括放大器和采样单元921、PLL单元922和时钟数据恢复单元923。对应用了本发明实施例(电路或方法)的电路的利用允许了发射机端的自由度：

*直到TX PLL频率绝对稳定才等待，但是使改变足够慢，以使RX可对其跟踪。

*不让模拟RX PLL非常慢地搜索频率，而使用用于初始化的快速频率搜索机制，或者甚至更好的是：预置模拟PLL调整电压，如果连续的突发是类似的速率，则启动非常快且准确；甚至粗略估计也可明显改进锁定时间。

*不等待模拟RX PLL的准确相位稳定，而使相位稳定足够慢以使数字PLL可对其跟踪。

*不让数字PLL以任意数据启动，而通过训练序列的方式使其起步。

*数字PLL跟踪瞬间相关频率，且通过比较预测相位和实际样本来控制相位。

词语如“包括”、“包含”、“合并”、“含有”、“是”和“有”在解释说明书及其相关权利要求时被解释为不排除方式，即解释为允许其他未明确定义的项或单元存在。对单数的引用也可被解释为对复数的引用，且反之亦然。当提到数据为视听数据，在实施体描述中，除非专门地指出，否则可以表示仅音频、仅视频或仅静止图片或它们的结合。在以上的描述中，当提到诸如层、区域或基层之类的组件在另一组件“上”或“之上”时，该组件或者直接在另一组件之上，或者也存在中间组件。

此外，该发明也可以由少于这里描述的实施例中提供的部件实现，其中一个部件实现多个功能。本发明也可以使用比图5描述多的单元实现，其中将所提供实施例中一个部件执行的功能分到多个部件上。

本领域技术人员将很容易地领会到，可以修改描述中公开的各种参数，并且公开和/或要求的不同实施例可在不脱离本发明的范围的情况下组合。

规定，权利要求中的参考符号不限制权利要求的范围，而其***仅仅是用来增强权利要求的易读性。

总之，本发明涉及如下：

本发明涉及一种用于接收在接收机端频率基本未知的信号的电路和方法。通过采样数据和获得信号的频率(或实际上：由信号载送数据的数据速率)并在接收机中将锁相环设置为获得-估计电路，接收机可以非常快地调入到信号频率。因此，信号不需要嵌入或伴随时钟。而接收机前端进行的信号的过采样是优选的。

需要注意，以上涉及到的实施例说明不限制本发明，而且本领域技术人员将能在不脱离附加权利要求范围的情况下，设计许多替代实施例。在权利要求中，圆括号中的任何参考符号不解释为限制权利要求。词语“包括”不排除权利要求列表中不存在的单元或步骤。在单元之前的词语“一”或“一个”不排除这些单元的复数的存在。在设备权利要求列举的一些方法中，这些方法中的几个可在同一硬件中实现。相互不同且相关的权利要求中列举出某些设备不表示这些设备组合的使用不是有利的。

此外，权利要求中的任何参考符号不作为对权利要求范围的限制。

Claims (16)

1.一种通过接收机接收数据的方法，该接收机包括锁相环(260，522，822)，所述数据是由具有所述接收机未知频率的信号载送的，所述方法包括步骤：

a)以预定采样率对信号采样

b)对检测到的信号的频率进行估计

c)设置锁相环频率，使其与所估计的频率匹配

d)针对估计的零相位误差来将锁相环的相位设置为零

e)使锁相环运行预定数量的循环

f)当锁相环在预定数量的循环后没有锁定于输入信号的相位时，重复之前两个步骤直到锁定相位。

2.如权利要求1所述的方法，其中预定采样率至少等于期望信号所具有的最大频率的两倍。

3.如权利要求2所述的方法，其中预定采样率至少等于期望信号所具有的最大频率的三倍。

4.如权利要求1所述的方法，其中所述信号或另外的信号包括使对信号频率的估计变得更容易的预定序列。

5.如权利要求4所述的方法，其中预定序列是交替的二进制值的序列。

6.如权利要求1所述的方法，其中对信号采样的步骤由多重采样单元执行，每个采样单元在不同采样相位上运行，并且该方法还包括将多重采样单元的输出信号对准到一个单独时钟信号的步骤。

7.如权利要求1所述的方法，其中数据的数据速率等于信号频率。

8.如权利要求1所述的方法，对检测到的信号的频率进行估计的步骤包括子步骤：

a)将采样值解释为逻辑1或逻辑0；

b)检测被连续采样并被解释的值中的转变；

c)将有关转变的信息馈送到另一锁相环的相位频率检测器；和

d)利用锁相环振荡器的输出来估计信号频率。

9.一种用于接收由具有所述接收机未知频率的信号所载送的数据的电路，所述接收机包括：

a)至少一个用于以预定采样率对信号采样的采样单元(230，512，812)；

b)有效地耦接于采样单元(230，512，812)的锁相环(260，511，811)；

c)有效地耦接于采样单元(230，512，812)的输出并有效地耦接于锁相环(511，811)的控制单元(280，522，822)，控制单元(280，522，822)构思为：

i)估计信号频率

ii)设置锁相环频率，使其与所估计的频率匹配

iii)将锁相环相位设置为零相位误差

iv)使锁相环运行预定数量的循环

v)当锁相环在预定数量循环后没有锁定于输入信号的相位时，重复之前两个操作直到锁定相位。

10.如权利要求9所述的电路，其中控制单元(280，521，821)构思为用于估计信号频率，该控制单元包括：

a)用于检测采样信号中的转变的单元(320，710)，其中采样信号的输入有效地耦接于采样单元；

b)另一锁相环(340，710)，其中，相位频率检测器的输入有效地耦接于用于检测转变的单元的输出，另一锁相环包括振荡器，在运行期间可由该振荡器的输出信号获得估计的信号的频率。

11.如权利要求9所述的电路，包括：

a)由一个时钟驱动的n个多重采样单元(230)，其中到达采样单元(230)的每个时钟信号都具有不同的相位；

b)对准单元(240)，用于将多重采样单元(230)的输出信号与一个时钟信号对准，对准单元(240)的输出有效地耦接于控制单元(280)。

12.如权利要求11所述的电路，其中到达采样单元的时钟信号之间的相位差对于每个连续采样单元(230)来说是2π/n。

13.一种用于处理数据的***，包括：

a)传输数据的电路(910)；

b)交换数据的通信信道；

c)如权利要求9所述的接收数据的电路(920)；

d)和处理所接收数据的电路。

14.一种设备，其包括如权利要求12所述的***。

15.一种计算机程序产品，其包括计算机可读和计算机可执行代码，该代码使计算机程控执行如权利要求1所述的方法。

16.一种记录载体，其上存储了如权利要求15所述的计算机程序产品。

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