CN113884862B - 芯片及芯片测试方法 - Google Patents
芯片及芯片测试方法 Download PDFInfo
- Publication number
- CN113884862B CN113884862B CN202111461009.9A CN202111461009A CN113884862B CN 113884862 B CN113884862 B CN 113884862B CN 202111461009 A CN202111461009 A CN 202111461009A CN 113884862 B CN113884862 B CN 113884862B
- Authority
- CN
- China
- Prior art keywords
- signal
- terminal
- circuit
- coupled
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 276
- 239000003990 capacitor Substances 0.000 claims description 20
- 230000008054 signal transmission Effects 0.000 claims description 4
- 238000012545 processing Methods 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3187—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Ceramic Capacitors (AREA)
Abstract
本发明提供一种芯片及芯片测试方法。芯片包括发送端电路以及测试电路。发送端电路包括信号发送单元以及第一信号凸块。第一信号凸块耦接信号发送单元。测试电路耦接信号发送单元以及第一信号凸块之间的电路节点。测试电路包括第一电阻、单位增益缓冲器以及模拟至数字转换器。第一电阻的第一端耦接电路节点。单位增益缓冲器的第一输入端耦接第一电阻的第二端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。模拟至数字转换器的输入端耦接单位增益缓冲器的输出端。本发明的芯片及芯片测试方法可实现有效的芯片测试功能。
Description
技术领域
本发明涉及一种测试技术，尤其是一种芯片及芯片测试方法。
背景技术
随着对于芯片的计算量的需求的提升，对于单芯片***（System on a Chip，SOC）的带宽和延迟的要求以及对于序列器/解除序列器（SERializer/DESerializer，SERDES）协议的速度也越来越高。对此，传统的芯片的发送端必须设计大面积的信号凸块，来因应在高速芯片的制造过程中的可测试性设计（Design for Testability，DFT）的需求，使其可进行相关的电气测试。因此，传统的芯片的发送端电路通常占有大面的信号凸块而造成电路空间的浪费，并且还会有较高的寄生电容的影响。
发明内容
本发明是针对一种芯片及芯片测试方法，可实现有效的芯片的信号发送端的电气测试功能。
根据本发明的实施例，本发明的芯片包括发送端电路以及测试电路。发送端电路包括信号发送单元以及第一信号凸块。第一信号凸块耦接信号发送单元。测试电路耦接信号发送单元以及第一信号凸块之间的电路节点。测试电路包括第一电阻、单位增益缓冲器以及模拟至数字转换器。第一电阻的第一端耦接电路节点。单位增益缓冲器的第一输入端耦接第一电阻的第二端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。模拟至数字转换器的输入端耦接单位增益缓冲器的输出端。
根据本发明的实施例，本发明的芯片测试方法适于测试芯片。芯片包括发送端电路以及测试电路。发送端电路包括信号发送单元以及第一信号凸块。信号发送单元耦接第一信号凸块。测试电路耦接信号发送单元以及第一信号凸块之间的电路节点。测试电路包括第一电阻、单位增益缓冲器以及模拟至数字转换器。第一电阻的第一端耦接电路节点。单位增益缓冲器的第一输入端耦接第一电阻的第二端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。模拟至数字转换器的输入端耦接单位增益缓冲器的输出端。芯片测试方法包括以下步骤：当信号发送单元输出直流电平测试信号时，通过单位增益缓冲器的第一输入端经由第一电阻的第二端接收第一直流电平测试信号；通过单位增益缓冲器的输出端输出第二直流电平测试信号至模拟至数字转换器的输入端；以及通过模拟至数字转换器的输出端输出第一数字测试信号。
基于上述，本发明的芯片及芯片测试方法，可在芯片内的信号发送端设置测试电路，以实现有效的信号发送端的电气测试功能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是本发明的第一实施例的芯片的电路示意图；
图2是本发明的第一实施例的芯片测试方法的流程图；
图3是本发明的第二实施例的芯片的电路示意图；
图4是本发明的第二实施例的芯片测试方法的流程图；
图5是本发明的第三实施例的芯片的电路示意图；
图6是本发明的第三实施例的芯片测试方法的流程图；
图7是本发明的第四实施例的芯片的电路示意图；
图8是本发明的第五实施例的芯片的电路示意图。
附图标记说明
100、300、500、700、800：芯片；
101、701、801：第一直流电平测试信号；
102、702、802：第二直流电平测试信号；
103、703、803：第一数字测试信号；
110、310、510、710、810：发送端电路；
111、311、511、711、811：信号发送单元；
112、113、312、313、330、512、513、712、713、730、830：信号凸块；
120、320、520、720、820：测试电路；
121、321、521、721、821：单位增益缓冲器；
122、322、522、527、722、822、827：第一电阻；
123、323、523、723、823：电容；
124、524、724、824：模拟至数字转换器；
301、701'、801'：第一模拟测试信号；
302、702'、802'：第二模拟测试信号；
303、703'、803'：第三模拟测试信号；
325、725、825：缓冲器；
501、801"：控制信号；
502、802"：第一漏电流信号；
503、803"：第二漏电流信号；
504、804"：第二数字测试信号；
526、826：开关电路；
527、827：第二电阻；
S210~S230、S410~S430、S610~S630：步骤；
N1：电路节点。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。
图1是本发明的第一实施例的芯片的电路示意图。参考图1，芯片100包括发送端电路110以及测试电路120。测试电路120可对发送端电路110进行电气测试。在本实施例中，发送端电路110包括信号发送单元111以及信号凸块（signal bump）112、113。信号发送单元111可包括驱动器（Driver）电路。信号发送单元111耦接信号凸块112、113。在本发明的一些实施例中，发送端电路110可包括一个或多个信号凸块，而不限于图1所示。在本实施例中，测试电路120耦接信号发送单元111以及信号凸块112、113之间的电路节点N1。测试电路120包括单位增益缓冲器（Unit gain buffer）121（或称电压随耦器）、第一电阻122、电容123以及模拟至数字转换器（Analog to digital converter，ADC）124。第一电阻122的第一端耦接电路节点N1。单位增益缓冲器121的第一输入端耦接第一电阻122的第二端。单位增益缓冲器121的第二输入端耦接单位增益缓冲器121的输出端。模拟至数字转换器124的输入端耦接单位增益缓冲器121的输出端。电容123的第一端耦接第一电阻122的第二端。电容123的第二端耦接参考电压（例如接地端电压）。
在本实施例中，第一电阻122可为大电阻，例如具有1K欧姆（ohm）。第一电阻122可用于隔离发送端电路110以及测试电路120。电容123可对从发送端电路110的电路节点N1传输至测试电路120的信号进行滤波，以滤除噪声（noise）。在本实施例中，测试电路120可操作在直流电平测试模式，以接收由发送端电路110的信号发送单元111所述输出的第一直流电平测试信号101，以产生对应的测试信号供芯片100内的相关处理电路或外部信号测试设备来分析之。
图2是本发明的第一实施例的芯片测试方法的流程图。参考图1及图2，芯片100可执行如以下步骤S210~S230，以实现直流电平测试功能。在步骤S210，当信号发送单元111输出第一直流电平测试信号101时（决定用于测试的直流电平），单位增益缓冲器121的第一输入端经由第一电阻122的第二端接收第一直流电平测试信号101。在本实施例中，第一直流电平测试信号101为模拟信号。在步骤S220，单位增益缓冲器121的输出端输出第二直流电平测试信号102至模拟至数字转换器124的输入端。对此，轨到轨（rail-to-rail）的单位增益缓冲器121的输出端可输出具有低噪声及良好线性特性的第二直流电平测试信号102。在步骤S230，模拟至数字转换器124的输出端输出第一数字测试信号103。在本实施例中，模拟至数字转换器124可将模拟的第二直流电平测试信号102转换为第一数字测试信号103，以使芯片100内的相关处理电路或外部信号测试设备来可分析数字测试信号103，以获得芯片100的发送端电路110的有关于直流电平测试信号的电气测试结果。
另外，在本发明的一些实施例中，在直流电平测试模式中，信号发送单元111可用于输出差分信号。换言之，信号发送单元111可包括第一输出端以及第二输出端。信号发送单元111的第一输出端可经由电路节点N1耦接信号凸块112、113，并且信号发送单元111的第二输出端经由另一电路节点耦接至少另一信号凸块。芯片100还可包括另一测试电路（与测试电路120具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号发送单元111的第一输出端以及第二输出端可输出差分测试信号，并且可分别经由不同测试电路来分开进行直流电平测试。
图3是本发明的第二实施例的芯片的电路示意图。参考图3，芯片300包括发送端电路310以及测试电路320。测试电路320可对发送端电路310进行电气测试。在本实施例中，发送端电路310包括信号发送单元311以及信号凸块312、313。信号发送单元311可包括驱动器电路。信号发送单元311耦接信号凸块312、313。在本发明的一些实施例中，发送端电路310可包括一个或多个信号凸块，而不限于图3所示。在本实施例中，测试电路320耦接信号发送单元311以及信号凸块312、313之间的电路节点N1。测试电路320包括单位增益缓冲器321、第一电阻322、电容323以及缓冲器325。第一电阻322的第一端耦接电路节点N1。单位增益缓冲器321的第一输入端耦接第一电阻322的第二端。单位增益缓冲器321的第二输入端耦接单位增益缓冲器321的输出端。缓冲器325的输入端耦接单位增益缓冲器321的输出端。缓冲器325的输出端耦接信号凸块330。信号凸块330可耦接芯片300的通用输入输出（GeneralPurpose Input Output，GPIO）接脚。电容323的第一端耦接第一电阻322的第二端。电容323的第二端耦接参考电压（例如接地端电压）。
在本实施例中，发送端电路310以及测试电路320中具有部分电路组件与图1相同，因此其部分电路组件的说明可参照上述图1实施例的说明，而在此不多加赘述。在本实施例中，测试电路320可操作在模拟信号测试模式，以接收由发送端电路310的信号发送单元311所述输出的第一模拟测试信号301，并可产生对应的测试信号供芯片300内的相关处理电路或外部信号测试设备来分析之。值得注意的是，本实施例所述的第一模拟测试信号301可为一种低速CMOS信号。
图4是本发明的第二实施例的芯片测试方法的流程图。参考图3及图4，芯片300可执行如以下步骤S410~S430，以实现低速CMOS信号的测试功能。在步骤S410，当信号发送单元311输出第一模拟测试信号301时，单位增益缓冲器321的第一输入端经由第一电阻322的第二端接收第一模拟测试信号301。在步骤S420，单位增益缓冲器322的输出端输出第二模拟测试信号302至缓冲器325的输入端。对此，轨到轨的单位增益缓冲器321的输出端可输出具有低噪声及良好线性特性的第二模拟测试信号302。在步骤S430，缓冲器325的输出端输出第三模拟测试信号303至信号凸块330。在本实施例中，信号凸块330可耦接外部信号测试设备，以使外部信号测试设备可接收第三模拟测试信号303来进行信号分析，以获得芯片300的发送端电路310的有关于模拟信号的电气测试结果。
另外，在本发明的一些实施例中，在模拟信号测试模式中，信号发送单元311可用于输出差分信号。换言之，信号发送单元311可包括第一输出端以及第二输出端。信号发送单元311的第一输出端可经由电路节点N1耦接信号凸块312、313，并且信号发送单元311的第二输出端经由另一电路节点耦接至少另一信号凸块。芯片300还可包括另一测试电路（与测试电路320具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号发送单元311的第一输出端以及第二输出端可输出差分测试信号，并且可分别经由不同测试电路来分开进行模拟信号测试。
图5是本发明的第三实施例的芯片的电路示意图。参考图5，芯片500包括发送端电路510以及测试电路520。测试电路520可对发送端电路510进行电气测试。在本实施例中，发送端电路510包括信号发送单元511以及信号凸块512、513。信号发送单元511可包括驱动器电路。信号发送单元511耦接信号凸块512、513。在本发明的一些实施例中，发送端电路510可包括一个或多个信号凸块，而不限于图5所示。在本实施例中，测试电路520耦接信号发送单元511以及信号凸块512、513之间的电路节点N1。测试电路520包括单位增益缓冲器521、第一电阻522、电容523、模拟至数字转换器524、开关电路526以及第二电阻527。第一电阻522的第一端耦接电路节点N1。单位增益缓冲器521的第一输入端耦接第一电阻522的第二端。单位增益缓冲器521的第二输入端耦接单位增益缓冲器521的输出端。模拟至数字转换器524的输入端耦接单位增益缓冲器521的输出端。电容523的第一端耦接第一电阻522的第二端。电容523的第二端耦接参考电压（例如接地端电压）。开关电路526的第一端耦接第一电阻522的第二端。第二电阻527的第一端耦接开关电路526的第二端。第二电阻527的第二端耦接参考电压（例如接地端电压）。在本实施例中，开关电路526为开关晶体管，但本发明并不限于此。
在本实施例中，发送端电路510以及测试电路520中具有部分电路组件与图1相同，因此其部分电路组件的说明可参照上述图1实施例的说明，而在此不多加赘述。在本实施例中，测试电路520可操作在漏电流测试模式，以侦测由发送端电路510的所产生的漏电流，并可产生对应的测试信号供芯片500内的相关处理电路或外部信号测试设备来分析之。
图6是本发明的第三实施例的芯片测试方法的流程图。参考图5及图6，芯片500可执行如以下步骤S610~S630，以实现漏电流测试功能。在步骤S610，当开关电路526的控制端接收控制信号501而导通时，单位增益缓冲器521的第一输入端经由第一电阻522的第二端接收第一漏电流信号502。控制信号501为电压信号。并且，值得注意的是，前述的第一漏电流信号502是指从电路节点N1流经开关电路526以及第二电阻527的漏电流在第二电阻527的所产生的跨压结果。第一漏电流信号502是一个用于表示漏电流大小的电压数值的信号。在步骤S620，单位增益缓冲器521的输出端输出第二漏电流信号503至模拟至数字转换器524的输入端。对此，轨到轨的单位增益缓冲器521的输出端可输出具有低噪声及良好线性特性的第二漏电流信号503。在步骤S630，模拟至数字转换器524的输出端输出第二数字测试信号504。在本实施例中，模拟至数字转换器524可将模拟的第二漏电流信号503转换为第二数字测试信号504，以使芯片500内的相关处理电路或外部信号测试设备来可分析第二数字测试信号504，以获得芯片500的发送端电路510的有关于漏电流的电气测试结果。
值得注意的是，第二数字测试信号504为模拟至数字转换器524输出的读数，其可为电压值。因此，将其电压值除以第二电阻527的电阻值，则可获得漏电值。
另外，在本发明的一些实施例中，在漏电流测试模式中，信号发送单元511可用于输出共模测试信号。换言之，信号发送单元511可包括第一输出端以及第二输出端。信号发送单元511的第一输出端可经由电路节点N1耦接信号凸块512、513，并且信号发送单元511的第二输出端经由另一电路节点耦接至少另一信号凸块。芯片500还可包括另一测试电路（与测试电路520具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号发送单元511的第一输出端以及第二输出端可输出共模测试信号，并且可分别经由不同测试电路来分开进行漏电流测试。
此外，本实施例的芯片500的测试电路520还可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能。本实施例的芯片500可选择性执行在直流电平测试模式或漏电流测试模式。对此，关于直流电平测试模式的说明可参照上述图1及图2实施例的说明，因此不多加赘述。
图7是本发明的第四实施例的芯片的电路示意图。参考图7，芯片700包括发送端电路710以及测试电路720。测试电路720可对发送端电路710进行电气测试。在本实施例中，发送端电路710包括信号发送单元711以及信号凸块712、713。信号发送单元711可包括驱动器电路。信号发送单元711耦接信号凸块712、713。在本发明的一些实施例中，发送端电路710可包括一个或多个信号凸块，而不限于图7所示。在本实施例中，测试电路720耦接信号发送单元711以及信号凸块712、713之间的电路节点N1。测试电路720包括单位增益缓冲器721、第一电阻722、电容723、模拟至数字转换器724以及缓冲器725。第一电阻722的第一端耦接电路节点N1。单位增益缓冲器721的第一输入端耦接第一电阻722的第二端。单位增益缓冲器721的第二输入端耦接单位增益缓冲器721的输出端。模拟至数字转换器724的输入端耦接单位增益缓冲器721的输出端。缓冲器725的输入端耦接单位增益缓冲器721的输出端。缓冲器725的输出端耦接信号凸块730。信号凸块730耦接芯片700的通用输入输出接脚。电容723的第一端耦接第一电阻722的第二端。电容723的第二端耦接参考电压（例如接地端电压）。
在本实施例中，发送端电路710以及测试电路720中具有部分电路组件与图1及图3相同，因此其部分电路组件的说明可参照上述图1及图3实施例的说明，而在此不多加赘述。
值得注意的是，本实施例的芯片700的测试电路720可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能，或者可执行如上述图4实施例的步骤S410~S430，以实现模拟信号测试功能。本实施例的芯片700可选择性执行在直流电平测试模式或模拟信号测试模式。
在直流电平测试模式中，当信号发送单元711输出第一直流电平测试信号701时（决定用于测试的直流电平），单位增益缓冲器721的第一输入端经由第一电阻722的第二端接收第一直流电平测试信号701。在本实施例中，第一直流电平测试信号701为模拟信号。单位增益缓冲器721的输出端输出第二直流电平测试信号702至模拟至数字转换器724的输入端。对此，轨到轨（rail-to-rail）的单位增益缓冲器721的输出端可输出具有低噪声及良好线性特性的第二直流电平测试信号702。模拟至数字转换器724的输出端输出第一数字测试信号703。在本实施例中，模拟至数字转换器724可将模拟的第二直流电平测试信号702转换为第一数字测试信号703，以使芯片700内的相关处理电路或外部信号测试设备来可分析数字测试信号703，以获得芯片700的发送端电路710的有关于直流电平测试信号的电气测试结果。
在模拟信号测试模式中，当信号发送单元711输出第一模拟测试信号701'时，单位增益缓冲器721的第一输入端经由第一电阻722的第二端接收第一模拟测试信号701'。单位增益缓冲器722的输出端输出第二模拟测试信号702'至缓冲器725的输入端。对此，轨到轨的单位增益缓冲器721的输出端可输出具有低噪声及良好线性特性的第二模拟测试信号702'。缓冲器725的输出端输出第三模拟测试信号703'至信号凸块730。在本实施例中，信号凸块730可耦接外部信号测试设备，以使外部信号测试设备可接收第三模拟测试信号703'来进行信号分析，以获得芯片700的发送端电路710的有关于模拟信号的电气测试结果。
关于直流电平测试模式的具体实施方式可参照上述图1及图2实施例的说明，并且关于模拟信号测试模式的具体实施方式可参照上述图3及图4实施例的说明，因此不多加赘述。
图8是本发明的第五实施例的芯片的电路示意图。参考图8，芯片800包括发送端电路810以及测试电路820。测试电路820可对发送端电路810进行电气测试。在本实施例中，发送端电路810包括信号发送单元811以及信号凸块812、813。信号发送单元811可包括驱动器电路。信号发送单元811耦接信号凸块812、813。在本发明的一些实施例中，发送端电路810包括一个或多个信号凸块，而不限于图8所示。在本实施例中，测试电路820耦接信号发送单元811以及信号凸块812、813之间的电路节点N1。测试电路820包括单位增益缓冲器821、第一电阻822、电容823、模拟至数字转换器824、缓冲器825、开关电路826以及第二电阻827。第一电阻822的第一端耦接电路节点N1。单位增益缓冲器821的第一输入端耦接第一电阻822的第二端。单位增益缓冲器821的第二输入端耦接单位增益缓冲器821的输出端。模拟至数字转换器824的输入端耦接单位增益缓冲器821的输出端。缓冲器825的输入端耦接单位增益缓冲器821的输出端。缓冲器825的输出端耦接信号凸块830。信号凸块830耦接芯片800的通用输入输出接脚。电容823的第一端耦接第一电阻822的第二端。电容823的第二端耦接参考电压（例如接地端电压）。开关电路826的第一端耦接第一电阻822的第二端。第二电阻827的第一端耦接开关电路826的第二端。第二电阻827的第二端耦接参考电压（例如接地端电压）。在本实施例中，开关电路826为开关晶体管，但本发明并不限于此。
在本实施例中，发送端电路810以及测试电路820中具有部分电路组件与图1、图3及图5相同，因此其部分电路组件的说明可参照上述图1、图3及图5实施例的说明，而在此不多加赘述。
值得注意的是，本实施例的芯片800的测试电路820可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能，或者可执行如上述图4实施例的步骤S410~S430，以实现模拟信号测试功能，或者可执行如上述图6实施例的步骤S610~S630，以实现漏电流测试功能。本实施例的芯片800可选择性执行在直流电平测试模式、模拟信号测试模式或漏电流测试模式。
在直流电平测试模式中，当信号发送单元811输出第一直流电平测试信号801时（决定用于测试的直流电平），单位增益缓冲器821的第一输入端经由第一电阻822的第二端接收第一直流电平测试信号801。在本实施例中，第一直流电平测试信号801为模拟信号。单位增益缓冲器821的输出端输出第二直流电平测试信号802至模拟至数字转换器724的输入端。对此，轨到轨（rail-to-rail）的单位增益缓冲器821的输出端可输出具有低噪声及良好线性特性的第二直流电平测试信号802。模拟至数字转换器824的输出端输出第一数字测试信号803。在本实施例中，模拟至数字转换器824可将模拟的第二直流电平测试信号802转换为第一数字测试信号803，以使芯片800内的相关处理电路或外部信号测试设备来可分析数字测试信号803，以获得芯片800的发送端电路810的有关于直流电平测试信号的电气测试结果。
模拟信号测试模式中，当信号发送单元811输出第一模拟测试信号801'时，单位增益缓冲器821的第一输入端经由第一电阻822的第二端接收第一模拟测试信号801'。单位增益缓冲器822的输出端输出第二模拟测试信号802'至缓冲器825的输入端。对此，轨到轨的单位增益缓冲器821的输出端可输出具有低噪声及良好线性特性的第二模拟测试信号802'。缓冲器725的输出端输出第三模拟测试信号803'至信号凸块830。在本实施例中，信号凸块830可耦接外部信号测试设备，以使外部信号测试设备可接收第三模拟测试信号803'来进行信号分析，以获得芯片800的发送端电路810的有关于模拟信号的电气测试结果。
漏电流测试模式中，当开关电路826的控制端接收控制信号801"而导通时，单位增益缓冲器821的第一输入端经由第一电阻822的第二端接收第一漏电流信号802"。并且，值得注意的是，前述的第一漏电流信号802"是指从电路节点N1流经开关电路826以及第二电阻827的漏电流在第二电阻827的所产生的跨压结果。单位增益缓冲器821的输出端输出第二漏电流信号803"至模拟至数字转换器824的输入端。对此，轨到轨的单位增益缓冲器821的输出端可输出具有低噪声及良好线性特性的第二漏电流信号803"。模拟至数字转换器824的输出端输出第二数字测试信号804"。在本实施例中，模拟至数字转换器824可将模拟的第二漏电流信号803"转换为第二数字测试信号804"，以使芯片800内的相关处理电路或外部信号测试设备来可分析第二数字测试信号804"，以获得芯片800的发送端电路810的有关于漏电流的电气测试结果。
关于直流电平测试模式的具体实施方式可参照上述图1及图2实施例的说明，并且关于模拟信号测试模式的具体实施方式可参照上述图3及图4实施例的说明，并且关于漏电流测试模式的具体实施方式可参照上述图5及图6实施例的说明，因此不多加赘述。
综上所述，本发明的芯片及芯片测试方法，可透过在芯片内的信号发送端设置有测试电路，以使芯片在制造过程中的可测试性设计过程中可通过测试电路进行相关的电气测试，而无须使用外部测试设备的探针对芯片的发送端电路的信号凸块进行接触与测试。因此，本发明的芯片及芯片测试方法可有效降低芯片的信号发送端的信号凸块的设置面积需求，可降低寄生电容的影响，并且还可提升芯片的信号传输速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (20)
1.一种芯片，其特征在于，包括：
发送端电路，包括：
信号发送单元；以及
第一信号凸块，耦接所述信号发送单元；以及
测试电路，耦接所述信号发送单元以及所述第一信号凸块之间的电路节点，并且所述测试电路包括：
第一电阻，其中所述第一电阻的第一端耦接所述电路节点；
单位增益缓冲器，其中所述单位增益缓冲器的第一输入端耦接所述第一电阻的第二端，所述单位增益缓冲器的第二输入端耦接所述单位增益缓冲器的输出端；以及
模拟至数字转换器，其中所述模拟至数字转换器的输入端耦接所述单位增益缓冲器的所述输出端。
2.根据权利要求1所述的芯片，其特征在于，当所述信号发送单元输出第一直流电平测试信号时，所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收所述第一直流电平测试信号，
其中所述单位增益缓冲器的所述输出端输出第二直流电平测试信号至所述模拟至数字转换器的所述输入端，以使所述模拟至数字转换器的输出端输出第一数字测试信号。
3.根据权利要求1所述的芯片，其特征在于，所述测试电路还包括：
缓冲器，其中所述缓冲器的输入端耦接所述单位增益缓冲器的所述输出端，并且所述缓冲器的输出端耦接第二信号凸块。
4.根据权利要求3所述的芯片，其特征在于，当所述信号发送单元输出第一模拟测试信号时，所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收所述第一模拟测试信号，
其中所述单位增益缓冲器的所述输出端输出第二模拟测试信号至所述缓冲器的所述输入端，以使所述缓冲器的所述输出端输出第三模拟测试信号至所述第二信号凸块。
5.根据权利要求3所述的芯片，其特征在于，所述第二信号凸块耦接芯片的通用输入输出接脚。
6.根据权利要求3所述的芯片，其特征在于，所述测试电路还包括：
开关电路，其中所述开关电路的第一端耦接所述第一电阻的所述第二端；以及
第二电阻，其中所述第二电阻的第一端耦接所述开关电路的第二端，并且所述第二电阻的第二端耦接第一参考电压。
7.根据权利要求6所述的芯片，其特征在于，当所述开关电路的控制端接收控制信号而导通时，所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收第一漏电流信号，
其中所述单位增益缓冲器的所述输出端输出第二漏电流信号至所述模拟至数字转换器的所述输入端，以使所述模拟至数字转换器的输出端输出第二数字测试信号。
8.根据权利要求6所述的芯片，其特征在于，所述开关电路为开关晶体管。
9.根据权利要求1所述的芯片，其特征在于，所述测试电路还包括：
开关电路，其中所述开关电路的第一端耦接所述第一电阻的所述第二端；以及
第二电阻，其中所述第二电阻的第一端耦接所述开关电路的第二端，并且所述第二电阻的第二端耦接第一参考电压。
10.根据权利要求9所述的芯片，其特征在于，当所述开关电路的控制端接收控制信号而导通时，所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收第一漏电流信号，
其中所述单位增益缓冲器的所述输出端输出第二漏电流信号至所述模拟至数字转换器的所述输入端，以使所述模拟至数字转换器的输出端输出第二数字测试信号。
11.根据权利要求10所述的芯片，其特征在于，所述开关电路为开关晶体管。
12.根据权利要求1所述的芯片，其特征在于，所述测试电路还包括：
电容，其中所述电容的第一端耦接所述第一电阻的所述第二端，并且所述电容的第二端耦接第二参考电压。
13.根据权利要求1所述的芯片，其特征在于，所述信号发送单元的第一输出端经由所述电路节点耦接所述第一信号凸块，并且所述信号发送单元的第二输出端经由另一电路节点耦接另一第一信号凸块，
其中所述芯片还包括另一测试电路，并且所述另一测试电路耦接所述另一电路节点。
14.根据权利要求13所述的芯片，其特征在于，当所述测试电路以及所述另一测试电路分别进行测试操作时，所述信号发送单元通过所述第一输出端以及所述第二输出端输出差分测试信号或共模测试信号。
15.根据权利要求1所述的芯片，其特征在于，所述第一信号凸块的数量为一个或多个。
16.一种芯片测试方法，其特征在于，所述芯片包括发送端电路以及测试电路，所述发送端电路包括信号发送单元以及第一信号凸块，所述信号发送单元耦接所述第一信号凸块，所述测试电路耦接所述信号发送单元以及所述第一信号凸块之间的电路节点，所述测试电路包括第一电阻、单位增益缓冲器以及模拟至数字转换器，所述第一电阻的第一端耦接所述电路节点，所述单位增益缓冲器的第一输入端耦接所述第一电阻的第二端，所述单位增益缓冲器的第二输入端耦接所述单位增益缓冲器的输出端，所述模拟至数字转换器的输入端耦接所述单位增益缓冲器的所述输出端，所述芯片测试方法包括：
当所述信号发送单元输出第一直流电平测试信号时，通过所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收所述第一直流电平测试信号；
通过所述单位增益缓冲器的所述输出端输出第二直流电平测试信号至所述模拟至数字转换器的所述输入端；以及
通过所述模拟至数字转换器的输出端输出第一数字测试信号。
17.根据权利要求16所述的芯片测试方法，其特征在于，所述测试电路还包括缓冲器，所述缓冲器的输入端耦接所述单位增益缓冲器的所述输出端，并且所述缓冲器的输出端耦接第二信号凸块，所述芯片测试方法还包括：
当所述信号发送单元输出第一模拟测试信号时，通过所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收所述第一模拟测试信号；
通过所述单位增益缓冲器的所述输出端输出第二模拟测试信号至所述缓冲器的所述输入端；以及
通过所述缓冲器的所述输出端输出第三模拟测试信号至所述第二信号凸块。
18.根据权利要求17所述的芯片测试方法，其特征在于，所述测试电路还包括开关电路以及第二电阻，所述开关电路的第一端耦接所述第一电阻的所述第二端，所述第二电阻的第一端耦接所述开关电路的第二端，所述第二电阻的第二端耦接第一参考电压，所述芯片测试方法还包括：
当所述开关电路的控制端接收控制信号而导通时，通过所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收第一漏电流信号；
通过所述单位增益缓冲器的所述输出端输出第二漏电流信号至所述模拟至数字转换器的所述输入端；以及
通过所述模拟至数字转换器的输出端输出第二数字测试信号。
19.根据权利要求16所述的芯片测试方法，其特征在于，所述测试电路还包括开关电路以及第二电阻，所述开关电路的第一端耦接所述第一电阻的所述第二端，所述第二电阻的第一端耦接所述开关电路的第二端，所述第二电阻的第二端耦接第一参考电压，所述芯片测试方法还包括：
当所述开关电路的控制端接收控制信号而导通时，通过所述单位增益缓冲器的所述第一输入端经由所述第一电阻的所述第二端接收第一漏电流信号；
通过所述单位增益缓冲器的所述输出端输出第二漏电流信号至所述模拟至数字转换器的所述输入端；以及
通过所述模拟至数字转换器的输出端输出第二数字测试信号。
20.根据权利要求16所述的芯片测试方法，其特征在于，所述信号发送单元的第一输出端经由所述电路节点耦接所述第一信号凸块，并且所述信号发送单元的第二输出端经由另一电路节点耦接另一第一信号凸块，所述芯片还包括另一测试电路，并且所述另一测试电路耦接所述另一电路节点，所述芯片测试方法包括：
当所述测试电路以及所述另一测试电路分别进行测试操作时，通过所述信号发送单元通过所述第一输出端以及所述第二输出端输出差分测试信号或共模测试信号。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111461009.9A CN113884862B (zh) | 2021-12-03 | 2021-12-03 | 芯片及芯片测试方法 |
| TW111111346A TWI796182B (zh) | 2021-12-03 | 2022-03-25 | 芯片及芯片測試方法 |
| US17/885,549 US11835595B2 (en) | 2021-12-03 | 2022-08-11 | Chip and chip testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111461009.9A CN113884862B (zh) | 2021-12-03 | 2021-12-03 | 芯片及芯片测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113884862A CN113884862A (zh) | 2022-01-04 |
| CN113884862B true CN113884862B (zh) | 2022-02-22 |
Family
ID=79016307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111461009.9A Active CN113884862B (zh) | 2021-12-03 | 2021-12-03 | 芯片及芯片测试方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11835595B2 (zh) |
| CN (1) | CN113884862B (zh) |
| TW (1) | TWI796182B (zh) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845205B2 (ja) * | 1996-08-09 | 1999-01-13 | 日本電気株式会社 | フォトマスク検査装置 |
| JP3392029B2 (ja) * | 1997-12-12 | 2003-03-31 | 株式会社アドバンテスト | Ｉｃテスタの電圧印加電流測定回路 |
| US6313658B1 (en) * | 1998-05-22 | 2001-11-06 | Micron Technology, Inc. | Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer |
| US7228479B2 (en) * | 2004-09-01 | 2007-06-05 | Syntest Technologies, Inc. | IEEE Std. 1149.4 compatible analog BIST methodology |
| JP4891892B2 (ja) * | 2007-12-27 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置とそのテスト方法 |
| JP2010118408A (ja) * | 2008-11-11 | 2010-05-27 | Nec Electronics Corp | 半導体装置、半導体装置の試験方法 |
| US8686736B2 (en) * | 2010-11-23 | 2014-04-01 | Infineon Technologies Ag | System and method for testing a radio frequency integrated circuit |
| US9385745B1 (en) * | 2015-01-14 | 2016-07-05 | Mediatek Inc. | Sigma-delta ADC with dither |
| US10083668B2 (en) * | 2016-03-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic device |
| US11598821B2 (en) * | 2019-01-22 | 2023-03-07 | Knowles Electronics, Llc. | Leakage current detection from bias voltage supply of microphone assembly |
-
2021
- 2021-12-03 CN CN202111461009.9A patent/CN113884862B/zh active Active
-
2022
- 2022-03-25 TW TW111111346A patent/TWI796182B/zh active
- 2022-08-11 US US17/885,549 patent/US11835595B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11835595B2 (en) | 2023-12-05 |
| CN113884862A (zh) | 2022-01-04 |
| US20230176141A1 (en) | 2023-06-08 |
| TWI796182B (zh) | 2023-03-11 |
| TW202323840A (zh) | 2023-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102264159B1 (ko) | 외부 루프백 테스트를 수행하는 직렬 통신 인터페이스 회로 및 이를 포함하는 전자 장치 | |
| KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
| CN108064446B (zh) | 模拟读取电路及影像传感模块 | |
| CN113884862B (zh) | 芯片及芯片测试方法 | |
| CN110518929B (zh) | 射频接收电路直流失调校准方法、电子设备、介质及装置 | |
| CN111812483A (zh) | 用于测试芯片或管芯的设备 | |
| CN113884863B (zh) | 芯片及芯片测试方法 | |
| CN107942177A (zh) | 一种有源信息组件测试装置及测试方法 | |
| JP3871676B2 (ja) | Ｌｓｉ検査方法および装置、並びにｌｓｉテスタ | |
| CN207611103U (zh) | 一种有源信息组件测试装置及测试夹具 | |
| TWI662818B (zh) | 線路接收器以及驅動負載的方法 | |
| WO2018103258A1 (zh) | 一种收音机天线诊断电路、诊断方法及装置 | |
| US7952359B2 (en) | Test apparatus having bidirectional differential interface | |
| KR101614910B1 (ko) | 시험 장치 | |
| US7586359B2 (en) | Signal coupling circuit and method | |
| US20230258697A1 (en) | Signal detector circuit and signal detection method | |
| CN215871672U (zh) | 一种多类型信号的接收电路及测试设备 | |
| US10027341B2 (en) | Multiple sampling stage receiver and related methods | |
| CN213091822U (zh) | 可提高自动测试机资源利用率的测试通讯电路 | |
| KR20240036227A (ko) | 송수신 회로 및 그를 포함하는 테스트 장치 | |
| KR102191678B1 (ko) | 시스템 온 칩(SoC) 테스트 시스템 | |
| US20220190878A1 (en) | Transceiving circuit | |
| US7663391B2 (en) | Test system and method for reducing test signal loss for integrated circuits | |
| TWI738937B (zh) | 差分時脈信號的測試系統及其方法 | |
| CN118192501A (zh) | 控制***三态信号检测电路、方法、装置及控制*** |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: Room 0106-508, 1st floor, No.26, shangdixin Road, Haidian District, Beijing 100085 Patentee after: Beijing Bilin Technology Development Co.,Ltd. Country or region after: China Patentee after: Shanghai Bi Ren Technology Co.,Ltd. Address before: Room 0106-508, 1st floor, No.26, shangdixin Road, Haidian District, Beijing 100085 Patentee before: Beijing Bilin Technology Development Co.,Ltd. Country or region before: China Patentee before: Shanghai Bilin Intelligent Technology Co.,Ltd. |
|
| CP03 | Change of name, title or address |