CN113870923A - 半导体存储装置及其控制方法 - Google Patents

Abstract

实施方式提供一种能够提高对存储单元晶体管的擦除动作的可靠性的半导体存储装置及其控制方法。根据一实施方式，半导体存储装置具备与多个存储单元晶体管电连接的第一布线。所述装置还具备对所述第一布线施加第一电压而擦除存储于所述存储单元晶体管的数据的擦除部。而且，所述擦除部以所述第一电压上升到第一值、从所述第一值下降到第二值、维持在所述第二值的方式施加所述第一电压。

Description

半导体存储装置及其控制方法

相关申请

本申请享受日本专利申请2020－103218号(申请日：2020年6月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置及其控制方法。

背景技术

在半导体存储装置中，期望提高对存储单元晶体管的擦除动作的可靠性。

发明内容

实施方式提供一种能够提高对存储单元晶体管的擦除动作的可靠性的半导体存储装置及其控制方法。

根据一实施方式，半导体存储装置具备与多个存储单元晶体管电连接的第一布线。所述装置还具备对所述第一布线施加第一电压而擦除存储于所述存储单元晶体管的数据的擦除部。而且，所述擦除部以所述第一电压上升到第一值、从所述第一值下降到第二值、维持在所述第二值的方式施加所述第一电压。

附图说明

图1是表示第一实施方式的半导体存储装置的构成的框图。

图2是表示第一实施方式的NAND串的构成的电路图。

图3是用于对第一实施方式的擦除动作进行说明的曲线图。

图4是表示第一实施方式的半导体存储装置的构造的剖面图。

图5是表示第一实施方式的变形例的半导体存储装置的构造的剖面图。

图6是用于对第一实施方式的擦除动作进行说明的曲线图。

图7是用于对第一实施方式的擦除动作进行说明的另一曲线图。

图8是用于对第一实施方式的擦除动作进行说明的另一曲线图。

附图标记说明

1：存储单元阵列，2：读出放大器，3：行解码器，4：驱动电路，5：BL/SL驱动器，6：电压产生电路，7：检测电路，8：控制电路，11：基板，12：层间绝缘膜，13：层间绝缘膜，14：绝缘层，15：层间绝缘膜，21：阻挡绝缘膜，22：电荷蓄积层，23：隧道绝缘膜，24：沟道半导体层，25：芯绝缘膜，26：埋入半导体层，27：接触插件，BLK：区块，GP：存储器组，S：NAND串，MT：存储单元晶体管，ST，选择晶体管，SL：源极线，GL：栅极线，SGS：源极侧选择线，WL：字线，BL：位线，SGD：漏极侧选择线

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在图1至图8中，对相同的构成标注相同的附图标记并省略重复的说明。

(第一实施方式)

图1是表示第一实施方式的半导体存储装置的构成的框图。本实施方式的半导体存储装置例如为三维型的NAND存储器。

本实施方式的半导体存储装置具备存储单元阵列1、读出放大器2、多个行解码器3、驱动电路4、BL/SL驱动器5、电压产生电路6、检测电路7、以及控制电路8。驱动电路4、BL/SL驱动器5、电压产生电路6、检测电路7等为擦除部的例子。

存储单元阵列1包含多个(这里为四个)区块BLK0～BLK3，这些区块BLK0～BLK3分别包含多个(这里为四个)存储器组GP0～GP3。而且，这些存储器组GP0～GP3分别包含多个NAND串S。各NAND串S包含相互串联连接的多个存储单元晶体管(存储单元)、以及以夹持这些存储单元晶体管的方式配置的两个选择晶体管(选择栅极)。以下，将区块BLK0～BLK3分别标记为“区块BLK”，将存储器组GP0～GP3分别标记为“存储器组GP”。

存储单元阵列1能够在各NAND串S的存储单元内存储数据。存储于存储单元内的数据按每个区块BLK被一并擦除。存储单元阵列1内的区块BLK的个数在本实施方式中为四个，但也可以是四个以外。同样，各区块BLK内的存储器组GP的个数在本实施方式中为四个，但也可以是四个以外。

读出放大器2在从存储单元阵列1读出数据时，检测并放大所读出的数据。另外，读出放大器2在向存储单元阵列1写入数据时，将写入数据传送至存储单元阵列1。

各行解码器3与一个区块BLK对应。本实施方式的半导体存储装置与四个区块BLK对应地具备四个行解码器3。各行解码器3在数据的读出时、写入时，选择对应的区块BLK内的行。

驱动电路4将数据的读出、写入以及擦除所需的电压供给至各行解码器3。该电压通过各行解码器3施加于存储单元。

BL/SL驱动器5将数据的读出、写入以及擦除所需的电压施加于后述的位线和/或源极线。BL/SL驱动器5例如在擦除存储于存储单元阵列1的数据时，对位线和/或源极线施加擦除电压V_ERA。

电压产生电路6产生数据的读出、写入以及擦除所需的电压，并将该电压供给至驱动电路4以及BL/SL驱动器5。电压产生电路6例如在数据的擦除时，生成擦除电压V_ERA。

检测电路7在数据的擦除时，监视从电压产生电路6产生的擦除电压V_ERA。检测电路7还根据擦除电压V_ERA的值生成标志信号，控制驱动电路4。

控制电路8控制本实施方式的半导体存储装置的动作。控制电路8例如在数据的读出时、写入时以及擦除时，控制电压产生电路6的动作，产生数据的读出、写入以及擦除所需的电压。

图2是表示第一实施方式的NAND串S的构成的电路图。

图2示出了存储单元阵列1内的一条NAND串S。图2所示的NAND串S包含相互串联连接的多个(这里为48个)存储单元晶体管MT0～MT47、以及以夹持这些存储单元晶体管MT0～MT47的方式配置的两个选择晶体管ST1、ST2。选择晶体管ST1的一方的主端子与存储单元晶体管MT47电连接，选择晶体管ST1的另一方的主端子与位线BL电连接。选择晶体管ST2的一方的主端子与存储单元晶体管MT0电连接，选择晶体管ST2的另一方的主端子与源极线SL电连接。以下，将存储单元晶体管MT0～MT47分别标记为“存储单元晶体管MT”，将选择晶体管ST1、ST2分别标记为“选择晶体管ST”。

如图2所示，存储单元阵列1还具备与存储单元晶体管MT0～MT47的控制端子(栅极端子)电连接的多个(这里为48根)的字线WL0～WL47、与选择晶体管ST1的控制端子电连接的漏极侧选择线SGD、以及与选择晶体管ST2的控制端子电连接的源极侧选择线SGS。存储单元阵列1还具备上述的位线BL以及源极线SL。位线BL以及源极线SL是第一布线的例子。源极侧选择线SGS以及漏极侧选择线SGD是第二布线的例子。以下，将字线WL0～WL47分别标记为“字线WL”。

字线WL与对应的存储单元晶体管MT电连接，为了控制对应的存储单元晶体管MT的动作而设置。漏极侧选择线SGD为了控制选择晶体管ST1的动作而设置。源极侧选择线SGS为了控制选择晶体管ST2的动作而设置。

位线BL经由选择晶体管ST1而与存储单元晶体管MT0～MT47电连接。源极线SL经由选择晶体管ST2而与存储单元晶体管MT0～MT47电连接。位线BL以及源极线SL例如用于以存储单元晶体管MT0～MT47为对象的数据的读出、写入以及擦除。

图2示出了存储单元晶体管MT0、MT1、···MTm、···MT23、MT24、···MTn、···MT46、MT47。m为满足1＜m＜23的任意整数，n为满足24＜n＜46的任意整数。图2还示出了字线WL0、WL1、···WLm、···WL23、WL24、···WLn、···WL46、WL47。m以及n用于后述的图3的说明中。

图3是用于对第一实施方式的擦除动作进行说明的曲线图。

图3示出了在本实施方式的半导体存储装置的擦除动作中使用的各种电压。具体而言，图3示出了施加于源极线SL的电压(擦除电压)V_ERA、施加于源极侧选择线SGS的电压V_{ERA_GIDL}、以及施加于字线WL0～WL47的电压VSWL0～VSWL47。擦除电压V_ERA是第一电压的例子。电压V_{ERA_GIDL}是第二电压的例子。以下，也将电压VSWL0～VSWL47分别标记为“电压VSWL”。

擦除电压V_ERA由电压产生电路6(参照图1。以下相同)生成，通过BL/SL驱动器5施加于源极线SL。电压V_{ERA_GIDL}由电压产生电路6生成，通过驱动电路4以及行解码器3施加于源极侧选择线SGS。电压VSWL0～VSWL47由电压产生电路6生成，通过驱动电路4以及行解码器3施加于字线WL0～WL47。如图3所示，这些电压的值被设定为，使V_ERA＞V_{ERA_GIDL}＞VSWL0＝VSWL24＞VSWL1＝VSWL25＞···＞VSWLm＝VSWLn···＞VSWL22＝VSWL46＞VSWL23＝VSWL47的关系成立。

在本实施方式中，存储于存储单元晶体管MT内的数据按每个区块BLK被一并擦除。具体而言，本实施方式的半导体存储装置在从某个NAND串S的所有存储单元晶体管MT一并擦除数据时，对与该NAND串S连接的源极线SL施加擦除电压V_ERA。

此时，本实施方式的半导体存储装置对与该NAND串S连接的源极侧选择线SGS施加电压V_{ERA_GIDL}。其结果，在选择晶体管ST2的沟道区域产生GIDL(Gate Induced DrainLeakage，栅致漏极泄漏)电流。该GIDL电流从源极线SL侧流向存储单元晶体管MT侧。存储于各存储单元晶体管MT内的数据被该GIDL电流擦除。另外，在该擦除动作时，对字线WL0～WL47施加电压VSWL0～VSWL47。

本实施方式的半导体存储装置在该擦除动作时，交替地反复进行一次以上的擦除验证动作与一次以上的擦除电压施加动作。在擦除电压施加动作中，对源极线SL施加擦除电压V_ERA，对源极侧选择线SGS施加电压V_{ERA_GIDL}，对各字线WL施加电压VSWL。图3所示的循环次数表示进行擦除电压施加动作的次数。在本实施方式中，擦除电压V_ERA以及电压V_{ERA_GIDL}根据循环次数而线性地增加。另一方面，电压VSWL与循环次数无关而一定。

图4是表示第一实施方式的半导体存储装置的构造的剖面图。

本实施方式的半导体存储装置具备基板11、层间绝缘膜12、层间绝缘膜13、多个绝缘层14、以及多个存储器孔MH。图4示出了这些存储器孔MH中的两个。本实施方式的半导体存储装置还具备依次形成于各存储器孔MH内的阻挡绝缘膜21、电荷蓄积层22、隧道绝缘膜23、沟道半导体层24、以及芯绝缘膜25。沟道半导体层24是半导体层的例子。

本实施方式的半导体存储装置作为形成在基板11上的多个布线层，还具备源极线SL、栅极线GL、源极侧选择线SGS以及多条字线WL。源极线SL包含金属层SLa、下部半导体层SLb、中间半导体层SLc、以及上部半导体层SLd。源极侧选择线SGS包含三个布线层SGSa、SGSb、SGSc。

基板11例如为硅基板等半导体基板。图4示出了与基板11的表面平行且相互垂直的X方向及Y方向、以及与基板11的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向而处理，将－Z方向作为下方向而处理。－Z方向可以与重力方向一致也可以不一致。

层间绝缘膜12形成于基板11上。层间绝缘膜12例如为硅氧化膜。层间绝缘膜12可以直接形成在基板11上，也可以隔着其他层而形成在基板11上。

源极线SL包含依次形成于层间绝缘膜12上的金属层SLa、下部半导体层SLb、中间半导体层SLc以及上部半导体层SLd。金属层SLa例如为钨层。下部半导体层SLb、中间半导体层SLc以及上部半导体层SLd例如为多晶硅层。本实施方式的中间半导体层SLc与各存储器孔MH内的沟道半导体层24相接。由此，源极线SL与各存储器孔MH内的沟道半导体层24电连接。

层间绝缘膜13形成于源极线SL上。层间绝缘膜13例如为硅氧化膜。

栅极线GL形成于层间绝缘膜13上。栅极线GL例如为多晶硅层。

源极侧选择线SGS如上述那样，包含三个布线层SGSa、SGSb、SGSc。这些布线层SGSa～SGSc在栅极线GL的上方相互分离地层叠。在这些布线层SGSa～SGSc之间设有多个绝缘层14。同样，上述的多条字线WL在源极侧选择线SGS的上方相互分离地层叠。在这些字线WL之间设有多个绝缘层14。各绝缘层14例如包含硅氧化膜。布线层SGSa～SGSc的各个例如包含钨层。各字线WL例如包含钨层。

各存储器孔MH贯通各绝缘层14、各字线WL、源极侧选择线SGS的布线层SGSa～SGSc、栅极线GL以及层间绝缘膜13，各存储器孔MH的一部分形成于源极线SL内。阻挡绝缘膜21、电荷蓄积层22、隧道绝缘膜23、沟道半导体层24、以及芯绝缘膜25依次形成于各存储器孔MH内。阻挡绝缘膜21例如为硅氧化膜。电荷蓄积层22例如为硅氮化膜。电荷蓄积层22也可以是多晶硅层。隧道绝缘膜23例如为硅氧化膜。沟道半导体层24例如为多晶硅层。本实施方式的沟道半导体层24与源极线SL电连接，栅极线GL、源极侧选择线SGS以及各字线WL被电绝缘。芯绝缘膜25例如为硅氧化膜。

各存储器孔MH内的阻挡绝缘膜21、电荷蓄积层22、隧道绝缘膜23、沟道半导体层24、以及芯绝缘膜25与上述的多条字线WL一同构成了NAND串S(参照图2)。图4用虚线示出了该NAND串S中包含的一个存储单元晶体管MT。

如图4所示，本实施方式的沟道半导体层24在源极线SL、栅极线GL的侧方包含n型扩散层。该n型扩散层高浓度地含有n型杂质。如图4所示，本实施方式的沟道半导体层24还在源极侧选择线SGS内的布线层SGSa的侧方包含n^－型扩散层。该n^－型扩散层位于上述的n型扩散层的上方，以n型杂质的浓度朝向Z方向急剧地变化的方式含有n型杂质。在本实施方式中，能够通过该n^－型扩散层的作用生成GIDL电流。

本实施方式的半导体存储装置通过对源极线SL施加擦除电压V_ERA、对源极侧选择线SGS施加电压V_{ERA_GIDL}，从而在选择晶体管ST2的沟道区域生成GIDL电流。图4所示的n^－型扩散层设于选择晶体管ST2的沟道区域内。存储于图4所示的存储单元晶体管MT内的数据被该GIDL电流擦除。在图4中，源极线SL为第一布线的例子，源极侧选择线SGS为第二布线的例子。

在该情况下，若n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，则GIDL电流的生成量按每个存储器孔MH而大幅不同。由此，存在本实施方式的擦除动作的可靠性下降的隐患。因此，本实施方式的半导体存储装置采用参照图6～图8说明的擦除动作。

图5是表示第一实施方式的变形例的半导体存储装置的构造的剖面图。

本变形例的半导体存储装置除了图4所示的构成要素之外，还具备漏极侧选择线SGD、层间绝缘膜15、按每个存储器孔MH而设置的埋入半导体层26及接触插件27、以及位线BL。漏极侧选择线SGD包含四个布线层SGDa、SGDb、SGDc、SGDd。

这些布线层SGDa～SGDd与字线WL相同，在字线WL的上方相互分离地层叠。在这些布线层SGDa～SGDd之间设有多个绝缘层14。布线层SGDa～SGDd的各个例如包含钨层。本变形例的漏极侧选择线SGD与各存储器孔MH内的沟道半导体层24电绝缘。

层间绝缘膜15形成于漏极侧选择线SGD的上方。层间绝缘膜15例如为硅氧化膜。在本变形例中，各存储器孔MH贯通各绝缘层14、各字线WL以及漏极侧选择线SGD的布线层SGDa～SGDd，各存储器孔MH的一部分形成于层间绝缘膜15内。

在各存储器孔MH内，埋入半导体层26形成于芯绝缘膜25上，并与沟道半导体层24相接。在各存储器孔MH上，接触插件27形成于埋入半导体层26上，并与埋入半导体层26相接。其结果，图5所示的两个接触插件27分别与对应的存储器孔MH内的沟道半导体层24电连接。

位线BL在层间绝缘膜15内形成于这些接触插件27上。其结果，本变形例的位线BL与各存储器孔MH内的沟道半导体层24电连接。

如图5所示，本变形例的沟道半导体层24在层间绝缘膜15的侧方包含n型扩散层。该n型扩散层高浓度地含有n型杂质。如图5所示，本变形例的沟道半导体层24还在漏极侧选择线SGD内的布线层SGDd的侧方包含n^－型扩散层。该n^－型扩散层位于上述的n型扩散层的下方，以n型杂质的浓度朝向－Z方向急剧地变化的方式含有n型杂质。在本变形例中，能够通过该n^－型扩散层的作用生成GIDL电流。

本变形例的半导体存储装置通过对位线BL施加擦除电压V_ERA、对漏极侧选择线SGD施加电压V_{ERA_GIDL}，从而在选择晶体管ST1的沟道区域生成GIDL电流。图5所示的n^－型扩散层设于选择晶体管ST1的沟道区域内。存储于图5所示的存储单元晶体管MT内的数据被该GIDL电流擦除。在图5中，位线BL为第一布线的例子，漏极侧选择线SGD为第二布线的例子。

这样，本变形例的半导体存储装置代替源极线SL而对位线BL施加擦除电压V_ERA，代替源极侧选择线SGS而对漏极侧选择线SGD施加电压V_{ERA_GIDL}。参照图3以及图4说明的擦除动作也能够由本变形例的方法来实现。

参照图4说明的问题在本变形例中也可能发生。即，若n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，则GIDL电流的生成量按每个存储器孔MH而大幅不同。由此，存在本变形例的擦除动作的可靠性下降的隐患。因此，本变形例的半导体存储装置采用参照图6～图8说明的擦除动作。

以下，参照图6～图8，对第一实施方式的擦除动作的进一步详细情况进行说明。另外，通过将源极线SL替换为位线BL、将源极侧选择线SGS替换为漏极侧选择线SGD，也能够将参照图6～图8说明的内容应用于图5的变形例。

图6是用于对第一实施方式的擦除动作进行说明的曲线图。

曲线C1示出了本实施方式的比较例的半导体存储装置的擦除动作时的源极线电压的时间变化。曲线C1’示出了本实施方式的半导体存储装置的擦除动作时的源极线电压的时间变化。本实施方式的半导体存储装置与比较例的半导体存储装置具有大体相同的构成，但如曲线C1、C1’所示那样进行不同的擦除动作。

擦除动作时的源极线电压是指，在擦除动作时施加于源极线SL的擦除电压V_ERA。在以下的说明中，不仅在本实施方式的半导体存储装置的说明中使用“源极线SL”、“擦除电压V_ERA”、其他词语，在比较例的半导体存储装置的说明中也使用。关于这些词语的详细情况，请参照图1～图5的说明部分。

如曲线C1’所示，本实施方式的擦除电压V_ERA从零上升到值V1，从值V1下降到值V2，之后维持在值V2(0＜V2＜V1)。值V1是擦除电压V_ERA的最大值，值V2是擦除电压V_ERA的稳定值。附图标记t1表示本实施方式的擦除电压V_ERA达到值V1的时间，附图标记t2表示本实施方式的擦除电压V_ERA收敛于值V2的时间。这样，本实施方式的擦除电压V_ERA暂时地达到比稳定值V2高的最大值V1，之后，从最大值V1下降到稳定值V2。值V1为第一值的例子，值V2为第二值的例子。另外，上述的图3所示的擦除电压V_ERA更详细地说是稳定值V2。

另一方面，如曲线C1所示，比较例的擦除电压V_ERA从零上升到值V2，之后维持在值V2。比较例的擦除电压V_ERA与本实施方式的擦除电压V_ERA的不同用箭头P1表示。本实施方式的擦除电压V_ERA的波形通过对比较例的擦除电压V_ERA的波形施加如箭头P1那样的带来电压上升的突跳成分来实现。

如参照图4以及图5说明的那样，若n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，则GIDL电流的生成量按每个存储器孔MH而大幅不同。由此，存在本实施方式的擦除动作的可靠性下降的隐患。因此，在本实施方式的擦除动作中，使用如曲线C1’那样变化的擦除电压V_ERA。由此，即使n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，也能够减小不同的存储器孔MH间的擦除动作的差异。参照图7其详细情况进行说明。

图7是用于对第一实施方式的擦除动作进行说明的另一曲线图。

图7除了上述的曲线C1’之外，还示出了曲线C2、C3、C3’。曲线C2示出了上述比较例的半导体存储装置的擦除动作时的沟道电压(沟道电位)的时间变化。曲线C3也示出了上述比较例的半导体存储装置的擦除动作时的沟道电压的时间变化。但是，曲线C2示出了GIDL电流的生成量多的存储器孔MH中的沟道电压的时间变化，曲线C3示出了GIDL电流的生成量少的存储器孔MH中的沟道电压的时间变化。

另外，曲线C3’示出了本实施方式的半导体存储装置的擦除动作时的沟道电压的时间变化。其中，曲线C3’与曲线C3同样地示出了GIDL电流的生成量少的存储器孔MH中的沟道电压的时间变化。另外，擦除动作时的沟道电压是指，擦除动作时施加于沟道半导体层24的电压。

这里，对本实施方式与比较例进行比较。

比较例的沟道电压在GIDL电流的生成量多的存储器孔MH中，上升至较高的稳定值(曲线C2)，但在GIDL电流的生成量少的存储器孔MH中，仅上升至较低的稳定值(曲线C3)。附图标记D表示曲线C2的稳定值与曲线C3的稳定值的差分。这样，在比较例的擦除动作时，沟道电压的稳定值在存储器孔MH间产生偏差。在比较例中，由于n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，因此GIDL电流的生成量按每个存储器孔MH而大幅不同。因此，产生上述那样的沟道电压的偏差(参照差分D)。

另一方面，本实施方式的沟道电压GIDL在电流的生成量多的存储器孔MH中，与比较例同样地如曲线C2那样变化，但在GIDL电流的生成量少的存储器孔MH中，与比较例不同，如曲线C3’那样变化。即，本实施方式的沟道电压GIDL不仅在电流的生成量多的存储器孔MH中上升至较高的稳定值(曲线C2)，在GIDL电流的生成量少的存储器孔MH中也上升至较高的稳定值(曲线C3’)。附图标记D’表示曲线C2的稳定值与曲线C3’的稳定值的差分。差分D’比上述的差分D小(D’＜D)。这样，根据本实施方式，能够抑制在擦除动作时沟道电压的稳定值在存储器孔MH间产生偏差。

比较例的曲线C3与本实施方式的曲线C3’的不同由箭头P2表示。在本实施方式中，擦除电压V_ERA暂时地上升到比稳定值V2高的最大值V1。擦除电压V_ERA的暂时上升具有帮助GIDL电流的生成量少的存储器孔MH中的沟道电压的上升的作用。箭头P2示出了通过这种作用曲线C3变为曲线C3’的情况。由此，在本实施方式中，抑制了沟道电压的稳定值的偏差。

如参照图4以及图5说明的那样，若n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，则GIDL电流的生成量按每个存储器孔MH而大幅不同。由此，存在本实施方式的擦除动作的可靠性下降的隐患。因此，在本实施方式的擦除动作中，使用如曲线C1’那样变化的擦除电压V_ERA。由此，能够帮助GIDL电流的生成量少的存储器孔MH中的沟道电压的上升，能够抑制沟道电压的稳定值的偏差。由此，根据本实施方式，即使n^－型扩散层内的n型杂质的浓度分布按每个存储器孔MH而大幅不同，也能够减小不同的存储器孔MH间的擦除动作的差异。由此，能够提高本实施方式的擦除动作的可靠性。

图8是用于对第一实施方式的擦除动作进行说明的另一曲线图。

曲线C4示出了上述比较例中的存储单元晶体管MT的阈值电压Vth与位计数(Bitcount)的关系。曲线C4’示出了本实施方式中的存储单元晶体管MT的阈值电压Vth与位计数的关系。根据本实施方式，如图8所示，能够改善阈值电压Vth的分布。

以下，再次参照图6，对本实施方式的擦除动作的进一步详细情况进行说明。

如上述那样，本实施方式的擦除电压V_ERA从零上升到值V1，从值V1下降到值V2，之后维持在值V2(曲线C1’)。值V1若比值V2大，则也可以设定为任意的值。但是，若值V1过大，则擦除动作的浪费变大，因此值V1优选设定为值V2的2倍以下(V1≤2×V2)，例如优选设定为值V2的1.1倍～1.3倍的值(1.1×V2≤V1≤1.3×V2)。另外，擦除电压V_ERA的值例如能够通过测定与沟道半导体层24同样地贯通绝缘层14、字线WL并与源极线SL电连接的布线的电位来测定。

另外，本实施方式的擦除电压V_ERA在时间t1之前上升至值V2，在时间t1上升至值V1，在时间t1之后(具体为时间t2)下降至值V2。从擦除电压V_ERA上升至值V1到下降至值V1的时间也可以调整为任意的值，但若过长，则擦除动作的浪费变大。因此，该时间优选调整为1μ秒至100μ秒，例如优选调整为几μ秒至几十μ秒。

如上述那样，本实施方式的擦除电压V_ERA例如由电压产生电路6生成。该电压产生电路6例如具备能够在值V1与值V2之间切换输出电压的泵电路。在该情况下，本实施方式的半导体存储装置通过在值V1与值V2之间切换来自电压产生电路6的输出电压，能够将如曲线C1’那样的擦除电压V_ERA施加于源极线SL。

如以上那样，本实施方式的半导体存储装置对源极线SL施加擦除电压V_ERA，以使擦除电压V_ERA上升到值V1，从值V1下降到值V2，并维持在值V2。由此，能够提高对存储单元晶体管MT的擦除动作的可靠性。

以上，对几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。本说明书中所说明的新的装置以及方法能够以其他各种方式实施。另外，能够在不脱离发明的主旨的范围内对本说明书中所说明的装置以及方法的方式进行各种省略、替换、变更。意图使所附的权利要求书及与其均等的范围包含发明的范围或主旨中所包含的这样的方式或变形例。

Claims (10)

1.一种半导体存储装置，具备：

第一布线，与多个存储单元晶体管电连接；以及

擦除部，对所述第一布线施加第一电压，擦除存储于所述存储单元晶体管的数据，

所述擦除部以所述第一电压上升到第一值、从所述第一值下降到第二值、维持为所述第二值的方式施加所述第一电压。

2.如权利要求1所述的半导体存储装置，

所述第一布线为源极线。

3.如权利要求1所述的半导体存储装置，

所述第一布线为位线。

4.如权利要求1至3中任一项所述的半导体存储装置，

所述半导体存储装置还具备：

选择晶体管，设于所述第一布线与所述存储单元晶体管之间；以及

第二布线，与所述选择晶体管电连接，

所述擦除部利用通过对所述第一布线施加所述第一电压、对所述第二布线施加与所述第一电压不同的第二电压而产生的电流，擦除存储于所述存储单元晶体管的数据。

5.如权利要求4所述的半导体存储装置，

所述第一布线为源极线，所述第二布线为源极侧选择线。

6.如权利要求4所述的半导体存储装置，

所述第一布线为位线，所述第二布线为漏极侧选择线。

7.如权利要求1所述的半导体存储装置，

所述多个存储单元晶体管包括：

多个字线，在基板的上方相互分离地层叠；

电荷蓄积层，设于所述字线内；以及

半导体层，隔着所述电荷蓄积层设于所述字线内，

所述第一布线与所述半导体层电连接。

8.如权利要求7所述的半导体存储装置，

所述第一布线设于所述基板与所述字线之间。

9.如权利要求7所述的半导体存储装置，

所述第一布线设于所述字线的上方。

10.一种半导体存储装置的控制方法，包括如下步骤：

利用擦除部生成第一电压，

通过所述擦除部对与多个存储单元晶体管电连接的第一布线施加所述第一电压，擦除存储于所述存储单元晶体管的数据，

所述擦除部以所述第一电压上升到第一值、从所述第一值下降到第二值、维持为所述第二值的方式施加所述第一电压。

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