CN114187947A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种很好地动作的半导体存储装置。实施方式的半导体存储装置包括：多个第1导电层，在第1方向并排；多个第2导电层，在第1方向并排；第1半导体层，设置在多个第1导电层与多个第2导电层之间；电荷储存层，包括设置在多个第1导电层与第1半导体层之间的第1部分、及设置在多个第2导电层与第1半导体层之间的第2部分；第1配线，电连接于第1半导体层；及第1、第2晶体管，连接于第1、第2导电层。另外，该半导体存储装置在擦除动作中，向多个第1导电层的至少一部分供给第1电压，向第1配线供给大于第1电压的擦除电压，向多个第2晶体管的至少一部分供给使第2晶体管成为断开状态的第1信号电压。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-154336号(申请日期：2020年9月15日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，它具备衬底、沿与该衬底的表面交叉的方向积层的多个栅极电极、与所述多个栅极电极相对向的半导体层、及设置在栅极电极与半导体层之间的栅极绝缘层。栅极绝缘层例如具备氮化硅(Si3N4)等绝缘性电荷储存层及浮动栅极等导电性电荷储存层等能存储数据的存储器部。
发明内容
实施方式提供一种很好地动作的半导体存储装置。
一实施方式的半导体存储装置包括：多个第1导电层，在第1方向并排；多个第2导电层，在与第1方向交叉的第2方向上与多个第1导电层隔开而配置，且在第1方向并排；第1半导体层，设置在多个第1导电层与多个第2导电层之间，沿第1方向延伸，且与多个第1导电层及多个第2导电层相对向；电荷储存层，包括设置在多个第1导电层与第1半导体层之间的第1部分、及设置在多个第2导电层与第1半导体层之间的第2部分；第1配线，电连接于第1半导体层；多根电压供给线，向多个第1导电层及多个第2导电层中的至少一者供给电压；多条第1电流路径，是多个第1导电层与多根电压供给线之间的电流路径，且分别包含第1晶体管；以及多条第2电流路径，是多个第2导电层与多根电压供给线之间的电流路径，且分别包含第2晶体管。另外，该半导体存储装置构成为能执行：第1擦除动作，向多个第1导电层的至少一部分供给第1电压，向第1配线供给大于第1电压的擦除电压，在与多个第2导电层的至少一部分对应的第2电流路径上，向至少一个第2晶体管的栅极电极供给使第2晶体管成为断开状态的第1信号电压。
一实施方式的半导体存储装置包括：多个第1导电层，在第1方向并排；多个第2导电层，在与第1方向交叉的第2方向上与多个第1导电层隔开而配置，且在第1方向并排；第1半导体层，设置在多个第1导电层与多个第2导电层之间，在第1方向上延伸，且与多个第1导电层及多个第2导电层相对向；电荷储存层，包括设置在多个第1导电层与第1半导体层之间的第1部分、及设置在多个第2导电层与第1半导体层之间的第2部分；及第1配线，电连接于第1半导体层。另外，该半导体存储装置构成为能执行第1擦除动作、第2擦除动作及第1编程动作，所述第1擦除动作是：向多个第1导电层的至少一部分供给第1电压，向多个第2导电层的至少一部分供给大于第1电压的第2电压，向第1配线供给大于第1电压的擦除电压；所述第2擦除动作是：向多个第2导电层的至少一部分供给第1电压，向多个第1导电层的至少一部分供给第2电压，向第1配线供给擦除电压；所述第1编程动作是：向多个第1导电层中的一个供给大于第1电压的第1编程电压，向多个第1导电层的其它至少一部分供给大于第1电压且小于第1编程电压的写入通过电压。另外，该半导体存储装置在执行第1擦除动作后擦除且执行第2擦除动作前，对多个第1导电层的至少一部分执行第1编程动作。
附图说明
图1是第1实施方式的半导体存储装置的示意框图。
图2是该半导体存储装置的示意等效电路图。
图3是该半导体存储装置的示意等效电路图。
图4是该半导体存储装置的示意俯视图。
图5是该半导体存储装置的示意俯视图。
图6是该半导体存储装置的示意俯视图。
图7是该半导体存储装置的示意俯视图。
图8是该半导体存储装置的示意立体图。
图9是该半导体存储装置的示意俯视图。
图10是用来说明存储单元MC的阈值电压的示意柱状图。
图11是用来说明该半导体存储装置的读出动作的示意剖视图。
图12是用来说明该半导体存储装置的写入程序的示意流程图。
图13是用来说明该半导体存储装置的写入程序的示意剖视图。
图14是用来说明该半导体存储装置的写入程序的示意剖视图。
图15是用来说明该半导体存储装置的单面擦除程序的示意流程图。
图16是用来说明该半导体存储装置的单面擦除程序的示意剖视图。
图17是用来说明该半导体存储装置的单面擦除程序的示意剖视图。
图18是用来说明存储单元MC的阈值电压的示意柱状图。
图19是用来说明存储单元MC的阈值电压的示意柱状图。
图20是用来说明该半导体存储装置的EP写入程序的示意流程图。
图21是用来说明该半导体存储装置的EP写入程序的示意剖视图。
图22是用来说明该半导体存储装置的EP写入程序的示意剖视图。
图23是第1比较例的半导体存储装置的示意立体图。
图24是用来说明第2比较例的半导体存储装置的双面擦除程序的示意流程图。
图25是用来说明第2比较例的半导体存储装置的双面擦除程序的示意剖视图。
图26是用来说明第3比较例的半导体存储装置的双面EP写入程序的示意流程图。
图27是用来说明第3比较例的半导体存储装置的双面EP写入程序的示意剖视图。
图28是用来说明第3比较例的半导体存储装置的双面EP写入程序的示意剖视图。
图29是用来说明晶体管的配置的示意俯视图。
图30是用来说明晶体管的配置的示意俯视图。
图31是用来说明晶体管的配置的示意俯视图。
图32是用来说明第2实施方式的半导体存储装置的双面擦除程序的示意流程图。
图33是用来说明第2实施方式的半导体存储装置的双面擦除程序的示意剖视图。
图34是用来说明存储单元MC的阈值电压的示意柱状图。
图35是用来说明存储单元MC的阈值电压的示意柱状图。
图36是用来说明存储单元MC的阈值电压的示意柱状图。
图37是用来说明存储单元MC的阈值电压的示意柱状图。
图38是用来说明存储单元MC的阈值电压的示意柱状图。
图39是用来说明存储单元MC的阈值电压的示意柱状图。
图40是用来说明第3实施方式的半导体存储装置的双面擦除程序的示意流程图。
图41是用来说明第3实施方式的半导体存储装置的写入程序的示意流程图。
具体实施方式
接下来，参照附图，对实施方式的半导体存储装置进行详细说明。此外，以下实施方式终归只是一例，表述时并不带有限定本发明的意图。另外，以下附图是示意图，为了便于说明，有时会省略一部分构成等。另外，对于多个实施方式中共通的部分，有时会标注相同的符号，并省略说明。
另外，本说明书中，提及“半导体存储装置”的情况下，有时表示存储器裸片，有时表示存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器***。进而，有时表示智能手机、平板终端、个人计算机等包含主机的构成。
另外，本说明书中，表述为第1构成“电连接于”第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管也“电连接于”第3个晶体管。
另外，本说明书中，表述为第1构成“连接于”第2构成与第3构成“之间”的情况下，有时表示的是，第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，本说明书中，表述为电路等“使”2根配线等“导通”的情况下，例如表示的是，该电路等包含晶体管等，该晶体管等设置在2根配线之间的电流路径上，且该晶体管等成为接通(ON)状态。
另外，本说明书中，将与衬底的上表面平行的规定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一者对应，也可不与其对应。
另外，本说明书中，“上”或“下”等表达是以衬底为基准的。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，关于某构成，提及下表面或下端的情况下，表示的是该构成的衬底侧的面或端部，提及上表面或上端的情况下，表示的是该构成的与衬底呈相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意框图。图2及图3是表示该半导体存储装置的一部分构成的示意等效电路图。
如图1所示，本实施方式的半导体存储装置具备存储单元阵列MCA、及控制存储单元阵列MCA的周边电路PC。
存储单元阵列MCA具备多个存储器块BLK。存储器块BLK具备多个串单元SU。例如，如图2所示，串单元SU具备多个存储器单元MU。所述多个存储器单元MU分别具备电学独立的2个存储器串MSa、MSb。所述存储器串MSa、MSb的一端分别连接于漏极侧选择晶体管STD，且经由它们连接于共通的位线BL。存储器串MSa、MSb的另一端连接于共通的源极侧选择晶体管STS，且经由它连接于共通的源极线SL。
存储器串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅极绝缘层及栅极电极的电场效应型晶体管。半导体层作为通道区域发挥作用。栅极绝缘层具备能存储数据的电荷储存层。存储单元MC的阈值电压根据电荷储存层中的电荷量而变化。与存储器串MSa对应的多个存储单元MC的栅极电极分别连接于字线WLa。另外，与存储器串MSb对应的多个存储单元MC的栅极电极分别连接于字线WLb。字线WLa、WLb分别连接于存储器块BLK中的所有存储器单元MU。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层及栅极电极的电场效应型晶体管。半导体层作为通道区域发挥作用。漏极侧选择晶体管STD的栅极电极连接于漏极侧选择栅极线SGD。漏极侧选择栅极线SGD连接于串单元SU中的所有存储器单元MU。源极侧选择晶体管STS的栅极电极连接于源极侧选择栅极线SGS。源极侧选择栅极线SGS连接于存储器块BLK中的所有存储器单元MU。
例如，如图1所示，周边电路PC具备：连接于存储单元阵列MCA的行解码器RDa、RDb；连接于存储单元阵列MCA的感测放大器模块SAM；以及连接于行解码器RDa、RDb及感测放大器模块SAM的电压产生电路VG。另外，周边电路PC具备未图示的定序器、地址寄存器、状态寄存器等。
例如，如图3所示，行解码器RDa具备块解码器BLKDa、字线解码器WLDa及驱动器电路DRVa。
块解码器BLKDa具备与存储单元阵列MCA中的多个存储器块BLK对应而设的多个块解码单元blkda。块解码单元blkda具备与存储器块BLK中的多根字线WLa对应而设的多个晶体管TBLK。晶体管TBLK例如为电场效应型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半导体)晶体管。晶体管TBLK的漏极电极连接于字线WLa。晶体管TBLK的源极电极连接于配线CG。配线CG连接于块解码器BLKDa中的所有块解码单元blkda。晶体管TBLK的栅极电极连接于信号供给线BLKSEL。信号供给线BLKSEL与所有块解码单元blkda对应而设置有多根。另外，信号供给线BLKSEL连接于块解码单元blkda中的所有晶体管TBLK。
在读出动作、写入程序等中，例如，与未图示的地址寄存器中的块地址对应的一根信号供给线BLKSEL成为“H”状态，其他信号供给线BLKSEL成为“L”状态。例如，向一根信号供给线BLKSEL供给大小为正的规定驱动电压，向其他信号供给线BLKSEL供给接地电压VSS等。由此，与该块地址对应的一个存储器块BLK中的所有字线WLa与所有配线CG导通。另外，其他存储器块BLK中的所有字线WLa成为浮动状态。
字线解码器WLDa具备与存储器串MSa中的多个存储单元MC对应而设的多个字线解码单元wlda。图示的例子中，字线解码单元wlda具备2个晶体管TWL。晶体管TWL例如为电场效应型NMOS晶体管。晶体管TWL的漏极电极连接于配线CG。晶体管TWL的源极电极连接于配线CGS或配线CGU。晶体管TWL的栅极电极连接于信号供给线WLSELS或信号供给线WLSELU。信号供给线WLSELS与所有字线解码单元wlda中所含的一晶体管TWL对应而设置有多根。信号供给线WLSELU与所有字线解码单元wlda中所含的另一晶体管TWL对应而设置有多根。
在读出动作、写入程序等中，例如，与一个字线解码单元wlda对应的信号供给线WLSELS成为“H”状态，与它对应的WLSELU成为“L”状态，其中一个字线解码单元wlda与未图示的地址寄存器中的页地址对应。另外，与其他字线解码单元wlda对应的信号供给线WLSELS成为“L”状态，与它对应的WLSELU成为“H”状态。另外，向配线CGS供给与选择字线WL对应的电压。另外，向配线CGU供给与非选择字线WL对应的电压。由此，向与所述页地址对应的一根字线WLa供给与选择字线WL对应的电压。另外，向其他字线WLa供给与非选择字线WL对应的电压。此外，未图示的地址寄存器中的页地址与字线WLb对应而非与字线WLa对应的情况下，有时也会向所有字线WLa供给与非选择字线WL对应的电压。
驱动器电路DRVa例如具备与配线CGS及配线CGU对应而设的2个驱动器单元drva。驱动器单元drva具备多个晶体管TDRV。晶体管TDRV例如为电场效应型NMOS晶体管。晶体管TDRV的漏极电极连接于配线CGS或配线CGU。晶体管TDRV的源极电极连接于电压供给线LVG或电压供给线LP。电压供给线LVG连接于电压产生电路VG的多个输出端子中的一个。电压供给线LP连接于要被供给接地电压VSS的接合垫电极P。晶体管TDRV的栅极电极连接于信号供给线VSEL。
在读出动作、写入程序等中，例如，与一个驱动器单元drva对应的多根信号供给线VSEL中的任一根成为“H”状态，其他信号供给线VSEL成为“L”状态。
行解码器RDb的构成与行解码器RDa大致相同。但行解码器RDb中的晶体管TBLK、TWL、TDRV、配线CG、CGS、CGU等是电连接于字线WLb，而非电连接于字线WLa。
例如，如图3所示，电压产生电路VG具备多个电压产生单元vg。电压产生单元vg在读出动作、写入程序等中，产生规定大小的电压，并经由所述电压供给线LVG将其输出。电压产生单元vg例如可为充电泵电路等升压电路，也可为调节器等降压电路。
感测放大器模块SAM(图1)具备与多根位线BL(图2)对应而设且未图示的多个感测放大器单元。感测放大器单元包含：感测晶体管，具备电连接于位线BL的栅极电极；多个数据闩锁电路，连接于感测晶体管的漏极电极；及电压调整电路，根据所述多个数据闩锁电路中的一者的数据，调整位线BL的电压。
接下来，参照图4～图9，对本实施方式的半导体存储装置的构成例进行说明。图4是表示本实施方式的半导体存储装置的构成的示意俯视图。图5及图6是将图4所示的构造的A所示的部分及A′所示的部分放大表示的示意俯视图。但图6中省略了图5所示的构造的一部分。图7是将图4所示的构造的一部分放大表示的示意俯视图。图8是表示本实施方式的半导体存储装置的构成的示意立体图。图9是将图5及图6的B所示的部分放大表示的示意俯视图。
如图4所示，本实施方式的半导体存储装置具备半导体衬底100。图示的例子中，在半导体衬底100设置有沿X方向并排的2个存储单元阵列区域RMCA。在与存储单元阵列区域RMCA沿X方向并排的位置，设置有连接区域RHU、及较其距存储单元阵列区域RMCA远的行解码器区域RRD。另外，在半导体衬底100的Y方向的端部设置有周边电路区域RPC。
半导体衬底100例如为包含p型杂质的单晶硅(Si)等半导体衬底。在半导体衬底的上表面，设置有包含n型杂质的n型井、及包含p型杂质的p型井。此外，在半导体衬底100的表面，例如设置有构成周边电路PC(图1)的至少一部分的晶体管或配线等。
存储单元阵列区域RMCA具备沿Y方向并排的多个存储器块BLK。例如，如图5所示，存储器块BLK具备沿Y方向并排的多个串单元SU。
例如，如图8所示，串单元SU具备沿Y方向并排的多个积层体构造LS、及设置在所述多个积层体构造LS之间的沟槽构造AT。积层体构造LS具备沿Z方向积层的多个导电层110。沟槽构造AT具备沿X方向并排的多个存储器串构造MSS。各存储器串构造MSS具备沿Z方向延伸的大致有底圆筒状的半导体层120、设置在积层体构造LS与半导体层120之间的栅极绝缘层130、及设置在半导体层120中心部分的氧化硅(SiO2)等绝缘层140。另外，在沿X方向并排的多个存储器串构造MSS之间设置有氧化硅(SiO2)等绝缘层150。
导电层110是沿X方向延伸的大致板状的导电层，例如为氮化钛(TiN)与钨(W)的积层膜、或注入有杂质的多晶硅(Si)等导电层。一部分导电层110分别作为字线WLa或字线WLb、及存储单元MC(图1)的栅极电极发挥作用。另外，位于其上方的一部分导电层110作为漏极侧选择栅极线SGD及漏极侧选择晶体管STD(图1)的栅极电极发挥作用。
在多个导电层110的下方，例如设置有包含与导电层110相同的材料的导电层111。导电层111作为源极侧选择栅极线SGS及源极侧选择晶体管STS(图1)的栅极电极发挥作用。
在多个导电层110之间、最下层的导电层110与导电层111之间、及导电层111与半导体衬底100之间，设置有氧化硅(SiO2)等绝缘层101。
此外，图9的例子中，导电层110的与栅极绝缘层130的接触面113沿着以绝缘层140的中心轴为中心的大致圆状的区域(例如，圆状、椭圆状、长圆状或其他形状的区域)的外周，形成为曲线状。另外，导电层110的与绝缘层150的接触面114形成为沿X方向延伸的直线状。
下面，沿Y方向并排的多个积层体构造LS中，从Y方向的一侧数起第偶数个或第奇数个积层体构造LS中所含的多个导电层110有时被称为导电层110a。另外，其他积层体构造LS中所含的多个导电层110有时被称为导电层110b。
导电层110a作为存储器串MSa中所含的存储单元MC的栅极电极及字线WLa、或存储器串MSa中所含的漏极侧选择晶体管STD的栅极电极等发挥作用。如图6所示，在规定XY剖面中，沿Y方向并排的多个导电层110a中，包含在一个存储器块BLK的导电层110a的X方向的一端部(图6的左端部)共通连接。所述多个导电层110a例如作为一根字线WLa等发挥作用。另外，如图5所示，在规定XY剖面中，沿Y方向并排的多个导电层110a中，包含在一个串单元SU的导电层110a的X方向的一端部(图5的左端部)共通连接。所述多个导电层110a例如作为一个漏极侧选择栅极线SGD等发挥作用。
导电层110b作为存储器串MSb中所含的存储单元MC的栅极电极及字线WLb、或存储器串MSb中所含的漏极侧选择晶体管STD的栅极电极等发挥作用。如图6所示，在规定XY剖面中，沿Y方向并排的多个导电层110b中，包含在一个存储器块BLK的导电层110b的X方向的另一端部(图6的右端部)共通连接。所述多个导电层110b例如作为一根字线WLb等发挥作用。另外，如图5所示，在规定XY剖面中，沿Y方向并排的多个导电层110b中，包含在一个串单元SU的导电层110b的X方向的另一端部(图5的右端部)共通连接。所述多个导电层110b例如作为一个漏极侧选择栅极线SGD等发挥作用。
半导体层120(图8)例如为无掺杂的多晶硅(Si)等半导体层。如上所述，半导体层120具有大致有底圆筒状的形状。半导体层120作为存储器串MSa、MSb(图1)中所含的多个存储单元MC及漏极侧选择晶体管STD的通道区域发挥作用。
在半导体层120的下端，连接有半导体层121(图8)。半导体层121与在Y方向上相邻的2个导电层111相对向。半导体层121是单晶硅(Si)等半导体层，作为源极侧选择晶体管STS(图1)的通道区域发挥作用。在半导体层121与导电层111之间设置有氧化硅(SiO2)等绝缘层123。
此外，图8的例子中，半导体衬底100作为源极线SL(图1)的一部分发挥作用，半导体层120经由半导体层121及半导体衬底100电连接于周边电路PC。然而，所述构成只是例示，具体构成可适当调整。例如，也可省略半导体层121，而在存储器块BLK的下方或上方设置作为源极线SL(图1)的一部分发挥作用的配线等，经由该配线等将半导体层120与周边电路PC电连接。
栅极绝缘层130具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。栅极绝缘层130具备氧化硅(SiO2)等隧道绝缘层131、氮化硅(SiN)等电荷储存层132、及氧化硅(SiO2)等阻挡绝缘层133，它们从半导体层120侧起一直设置到导电层110侧。
例如，如图5所示，连接区域RHU具备多个接点CC、及设置在所述多个接点CC附近的支撑构造HR。多个接点CC分别连接于导电层110。支撑构造HR分别贯通沿Z方向积层的多个导电层110。支撑构造HR例如可为氧化硅(SiO2)等绝缘层。
例如，如图7所示，行解码器区域RRD具备沿Y方向并排的多个晶体管列CTr。本实施方式中，晶体管列CTr的Y方向上的排列周期与存储器块BLK的Y方向上的排列周期相等。所述多个晶体管列CTr分别具备沿X方向并排的多个晶体管Tr。所述多个晶体管Tr例如为将半导体衬底100的表面用作通道区域、源极区域及漏极区域的电场效应型晶体管。所述多个晶体管Tr分别经由接点CC连接于导电层110。所述多个晶体管Tr分别作为参照图3所说明的晶体管TBLK发挥作用。晶体管列CTr中所含的晶体管Tr的数量例如与存储器块BLK中沿Z方向积层的导电层110a的数量、或导电层110b的数量相等。
[存储单元MC的阈值电压]
接下来，参照图10，对存储单元MC的阈值电压进行说明。
如上所述，存储单元阵列MCA具备多个存储单元MC。对所述多个存储单元MC执行了写入程序的情况下，这些存储单元MC的阈值电压会被控制为多种状态。
图10是用来说明记录数比特数据的存储单元MC的阈值电压的示意柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。
图10中图示出了3个存储单元MC的阈值电压分布。例如，被控制为Er状态的存储单元MC的阈值电压大于读出阻断电压VBB，小于读出电压VCGAR。此外，Er状态的阈值分布中所含的最小阈值电压的大小大致等于验证电压VVFYEP的大小。另外，被控制为A状态的存储单元MC的阈值电压大于读出电压VCGAR，小于读出电压VCGBR。此外，A状态的阈值分布中所含的最小阈值电压的大小大致等于验证电压VVFYA的大小。另外，被控制为B状态的存储单元MC的阈值电压大于读出电压VCGBR。此外，B状态的阈值分布中所含的最小阈值电压的大小大致等于验证电压VVFYB的大小。另外，所有存储单元MC的阈值电压小于读出通过电压VREAD。
对这些阈值分布分别分配1比特或数比特数据。
例如对存储单元MC分配3比特数据的情况下，存储单元MC的阈值电压被控制为属于23＝8种阈值分布中的任一种。另外，对这8种阈值分布分配“0，0，0”、“0，0，1”、“0，1，0”、“0，1，1”、“1，0，0”、“1，0，1”、“1，1，0”、“1，1，1”中的任一种数据。
另外，例如对存储单元MC分配1比特数据的情况下，存储单元MC的阈值电压被控制为属于21＝2种阈值分布中的任一种。另外，对这2种阈值分布分配“0”、“1”中的任一种数据。
[读出动作]
接下来，参照图11，对本实施方式的半导体存储装置的读出动作进行说明。图11是用来说明该读出动作的示意剖视图。此外，本实施方式的读出动作是对包含于指定存储器块BLK中的指定串单元SU且连接于指定字线WLa或字线WLb的所有存储单元MC统一执行的。以下，有时将包含所述多个存储单元MC的构成称为页。图11中说明对与存储器串MSa对应的页执行读出动作的例子。
如图11所示，在读出动作中，向作为选择字线WL发挥作用的导电层110a供给读出电压VCGXR(图10的读出电压VCGAR、VCGBR或其他读出电压)，向作为非选择字线WL发挥作用的导电层110a供给读出通过电压VREAD，向作为漏极侧选择栅极线SGD发挥作用的导电层110a供给电压VSG。另外，向在Y方向上与选择字线WL相邻的导电层110b供给读出阻断电压VBB，向其他作为非选择字线WL发挥作用的导电层110b供给读出通过电压VREAD，向作为漏极侧选择栅极线SGD发挥作用的导电层110b供给接地电压VSS。另外，向作为源极侧选择栅极线SGS发挥作用的导电层111供给电压VSG，向半导体衬底100供给源极电压VSRC。
此外，电压VSG是使漏极侧选择晶体管STD及源极侧选择晶体管STS成为接通状态的程度的电压，大于接地电压VSS。源极电压VSRC是大小与接地电压VSS相同的程度的电压，大于接地电压VSS。
由此，在半导体层120，形成使位线BL与选择存储单元MC的通道区域导通的电子通道、及使源极线SL与选择存储单元MC的通道区域导通的电子通道。另外，根据选择存储单元MC的电荷储存层132中储存的电荷量，选择存储单元MC成为接通状态或断开状态。周边电路PC(图1)例如通过检测位线BL的电压高低、或流向位线BL的电流大小，而判定存储单元MC中记录的数据。
此外，图11中，向多个导电层110b中的一个供给读出阻断电压VBB，向其他作为非选择字线WL发挥作用的导电层110b供给读出通过电压VREAD。然而，所述方法只是例示，具体方法可适当调整。例如，也可向作为字线WL发挥作用的所有导电层110b供给读出阻断电压VBB。
[写入程序]
接下来，参照图12～图14，对本实施方式的半导体存储装置的写入程序进行说明。图12是用来说明该写入程序的示意流程图。图13及图14是用来说明该写入程序的示意剖视图。此外，本实施方式的写入程序是对指定页内的存储单元MC统一执行的。图13及图14中说明对与存储器串MSa对应的页执行写入程序的例子。
在步骤S101(图12)中，将循环次数nW设定为1。循环次数nW记录在寄存器等中。
在步骤S102中，执行编程动作。
编程动作时，例如，向与多个选择存储单元MC中要调整阈值电压的选择存储单元MC连接的位线BL(图1)供给源极电压VSRC，向与多个选择存储单元MC中不要调整阈值电压的选择存储单元MC连接的位线BL供给电压VDD。
另外，如图13所示，向作为选择字线WL发挥作用的导电层110a供给编程电压VPGM，向作为非选择字线WL发挥作用的导电层110a、110b供给写入通过电压VPASS，向作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b供给电压VSGD，向作为源极侧选择栅极线SGS发挥作用的导电层111供给接地电压VSS。
编程电压VPGM是使选择存储单元MC的电荷储存层132储存电子的程度的电压，大于所述读出通过电压VREAD。写入通过电压VPASS是不管存储单元MC中记录的数据如何，都使存储单元MC成为接通状态的程度的电压，等于或大于所述读出通过电压VREAD，小于编程电压VPGM。电压VSGD是在向位线BL供给源极电压VSRC的情况下使漏极侧选择晶体管STD成为接通状态，在向位线BL供给规定驱动电压的情况下使漏极侧选择晶体管STD成为断开状态的程度的电压。电压VSGD大于接地电压VSS，小于所述电压VSG。
由此，在半导体层120，形成使位线BL与选择存储单元MC的通道区域导通的电子通道。另外，选择存储单元MC的通道区域的电子穿过隧道绝缘层131储存到电荷储存层132中。
在步骤S103(图12)中，执行验证动作。
如图14所示，验证动作的执行基本上与读出动作相同。只不过，在验证动作中，向作为选择字线WL发挥作用的导电层110a供给的是验证电压VVFYX(图10的验证电压VVFYA、VVFYB或其他验证电压)，而非读出电压VCGXR。
在步骤S104(图12)中，对验证动作的结果进行判定。例如，验证动作中被检测为接通状态的存储单元MC的比率为一定数值以上的情况下，判定验证失败(FAIL)，并进入步骤S105。另一方面，验证动作中被检测为接通状态的存储单元MC的比率小于一定数值的情况下，判定验证通过(PASS)，并进入步骤S107。
在步骤S105中，对循环次数nW是否已达规定次数NW进行判定。未达的情况下进入步骤S106。已达的情况下进入步骤S108。
在步骤S106中，使循环次数nW加上1，并进入步骤S102。另外，在步骤S106中，例如，使编程电压VPGM加上规定电压ΔV。例如，使输出编程电压VPGM的电压产生单元vg(图3)的输出电压增大电压ΔV。
在步骤S107中，向未图示的状态寄存器中储存表示写入程序已正常结束的状态数据，并结束写入程序。
在步骤S108中，向未图示的状态寄存器中储存表示写入程序未正常结束的状态数据，并结束写入程序。
[单面擦除程序]
接下来，参照图15～图17，对本实施方式的半导体存储装置的单面擦除程序进行说明。图15是用来说明该单面擦除程序的示意流程图。图16及图17是用来说明该单面擦除程序的示意剖视图。此外，本实施方式的单面擦除程序是对包含于指定存储器块BLK且对应于存储器串MSa的所有存储单元MC、或对应于存储器串MSb的所有存储单元MC统一执行的。以下，有时将包含所述多个存储单元MC的构成称为子块。图16及图17中说明对与存储器串MSa对应的子块执行单面擦除程序的例子。
在步骤S201(图15)中，将循环次数nE设定为1。循环次数nE记录在寄存器等中。
在步骤S202中，执行单面擦除动作。
单面擦除动作时，如图16所示，向作为字线WL发挥作用的导电层110a供给接地电压VSS，将作为漏极侧选择栅极线SGD发挥作用的导电层110a设为浮动状态。另外，将作为字线WL及漏极侧选择栅极线SGD发挥作用的导电层110b设为浮动状态。另外，将作为源极侧选择栅极线SGS发挥作用的导电层111设为浮动状态，向半导体衬底100供给擦除电压VERA。
擦除电压VERA是将电子从选择存储单元MC的电荷储存层132牵引出来的程度的电压，等于或大于所述编程电压VPGM。
由此，在半导体层120，形成使源极线SL与存储器串MSa内的存储单元MC的通道区域导通的电洞通道。另外，存储器串MSa内的存储单元MC的电荷储存层132的电子被向存储单元MC的通道区域牵引。
此外，将导电层110a、110b设为浮动状态的方法可适当调整。
例如，图16的例子中，将所有导电层110b设为浮动状态。所述情况下，例如，可考虑：在用来向导电层110b供给电压的所有电流路径上，将设置于电流路径的多个晶体管中的至少一个设为断开状态。例如，图3的例子中，用来向作为字线WLb发挥作用的导电层110b供给电压的所有电流路径是导电层110b与电压产生电路VG(图3)之间的所有电流路径、及导电层110b与被供给接地电压VSS的接合垫电极P(图3)之间的所有电流路径。
这里，连接于信号供给线BLKSEL的多个晶体管TBLK设置在用来向作为字线WLb发挥作用的导电层110b供给电压的所有电流路径上。因此，为了在用来向导电层110b供给电压的所有电流路径上，将设置于电流路径的多个晶体管中的至少一个设为断开状态，例如，可将行解码器RDb中的与该导电层110b对应的信号供给线BLKSEL(图3)设为“L”状态。
另外，例如，连接于多根信号供给线WLSELS及多根信号供给线WLSELU的多个晶体管TWL设置在用来向作为字线WLb发挥作用的导电层110b供给电压的所有电流路径上。因此，为了在用来向导电层110b供给电压的所有电流路径上，将设置于电流路径的多个晶体管中的至少一个设为断开状态，例如，可将行解码器RDb中的所有信号供给线WLSELS及信号供给线WLSELU设为“L”状态。
另外，例如，连接于多根信号供给线VSEL的多个晶体管TDRV设置在用来向作为字线WLb发挥作用的导电层110b供给电压的所有电流路径上。因此，为了在用来向导电层110b供给电压的所有电流路径上，将设置于电流路径的多个晶体管中的至少一个设为断开状态，例如，可将行解码器RDb中的所有信号供给线VSEL设为“L”状态。
另外，例如，图16的例子中，向作为字线WLa发挥作用的导电层110a供给接地电压VSS，将作为漏极侧选择栅极线SGD发挥作用的导电层110a设为浮动状态。所述情况下，例如，可考虑使作为字线WLa发挥作用的导电层110a与电压产生电路VG导通。另外，可考虑：在作为漏极侧选择栅极线SGD发挥作用的导电层110a与电压产生电路VG(图3)之间的所有电流路径、及作为漏极侧选择栅极线SGD发挥作用的导电层110a与被供给接地电压VSS的接合垫电极P(图3)之间的所有电流路径上，将设置于电流路径的多个晶体管中的至少一个设为断开状态。
在步骤S203(图15)中，执行单面擦除验证动作。
单面擦除验证动作时，如图17所示，向作为字线WL发挥作用的导电层110a供给验证电压VVFYe，向作为漏极侧选择栅极线SGD发挥作用的导电层110a供给电压VSG。另外，向作为字线WL发挥作用的导电层110b供给读出阻断电压VBB，向作为漏极侧选择栅极线SGD发挥作用的导电层110b供给接地电压VSS。另外，向作为源极侧选择栅极线SGS发挥作用的导电层111供给电压VSG，向半导体衬底100供给源极电压VSRC。
验证电压VVFYe大于验证电压VVFYEP(图10)，小于读出电压VCGAR(图10)。验证电压VVFYe的大小例如也可大致等于参照图10所说明的Er状态的阈值分布中所含的最大阈值电压的大小。另外，验证电压VVFYe例如也可小于接地电压VSS。
在步骤S204(图15)中，对单面擦除验证动作的结果进行判定。例如，单面擦除验证动作中被检测为断开状态的存储单元MC的比率为一定数值以上的情况下，判定单面擦除验证失败，并进入步骤S205。另一方面，单面擦除验证动作中被检测为断开状态的存储单元MC的比率小于一定数值的情况下，判定单面擦除验证通过，并进入步骤S207。
在步骤S205中，对循环次数nE是否已达规定次数NE进行判定。未达的情况下进入步骤S206。已达的情况下进入步骤S208。
在步骤S206中，使循环次数nE加上1，并进入步骤S202。另外，在步骤S206中，例如，使擦除电压VERA加上规定电压ΔV。
在步骤S207中，向未图示的状态寄存器中储存表示擦除程序已正常结束的状态数据，并结束擦除程序。
在步骤S208中，向未图示的状态寄存器中储存表示擦除程序未正常结束的状态数据，并结束擦除程序。
[EP写入程序]
如上所述，例如对存储器串MSa中的选择存储单元MC执行读出动作(图11)、验证动作(图14)或单面擦除验证动作(图17)的情况下，通过检测位线BL的电压高低、或流向位线BL的电流大小，而检测选择存储单元MC是接通状态还是断开状态。
这里，如参照图8所说明，本实施方式的半导体层120具备大致圆筒状的形状。另外，半导体层120的与导电层110a的对向部分作为存储器串MSa中的存储单元MC及漏极侧选择晶体管STD的通道区域发挥作用。另外，半导体层120的与导电层110b的对向部分作为存储器串MSb中的存储单元MC及漏极侧选择晶体管STD的通道区域发挥作用。
所述构造中，例如，若与选择存储单元MC对应于同一个半导体层120，且与其设置在同一高度位置的非选择存储单元MC(以下，有时称为“背面存储单元MC”)成为接通状态，则无论选择存储单元MC是接通状态还是断开状态，位线BL与源极线SL都经由背面存储单元MC而导通，从而电流流向位线BL。因此，将无法很好地检测选择存储单元MC的阈值电压。所以，执行读出动作(图11)、验证动作(图14)及单面擦除验证动作(图17)的情况下，较理想为将背面存储单元MC设为断开状态。
因此，在本实施方式，读出动作(图11)、验证动作(图14)及单面擦除验证动作(图17)中，向背面存储单元MC的栅极电极供给的是读出阻断电压VBB。
然而，例如，有时会如图18所示，刚执行完单面擦除程序后，一部分存储单元MC的阈值电压变得小于读出阻断电压VBB。所述状态下，存在无法将背面存储单元MC设为断开状态的情况。
因此，本实施方式的半导体存储装置中，在对与存储器串MSa、MSb中的一者对应的子块执行单面擦除程序后，且对与另一者对应的子块执行读出动作、写入程序或单面擦除程序前，对已执行过单面擦除程序的子块执行EP写入程序。由此，例如，如图19所示，将已执行过单面擦除程序的存储单元MC的阈值电压控制在大于读出阻断电压VBB且小于读出电压VCGAR的范围内。
接下来，参照图20～图22，对本实施方式的半导体存储装置的EP写入程序进行说明。图20是用来说明该EP写入程序的示意流程图。图21及图22是用来说明该EP写入程序的示意剖视图。此外，本实施方式的EP写入程序是对指定页内的存储单元MC统一执行的。另外，EP写入程序是在对与存储器串MSa、MSb中的一者对应的子块执行单面擦除程序后，且对与另一者对应的子块执行读出动作、写入程序或单面擦除程序前，对已执行过单面擦除程序的子块中的所有页执行的。图21及图22中说明对存储器串MSa中所含的规定存储单元MC执行EP写入程序的例子。
在步骤S301(图20)中，将循环次数nEP设定为1。循环次数nEP记录在寄存器等中。
在步骤S302中，执行EP编程动作。
EP编程动作时，例如，向位线BL(图1)供给源极电压VSRC。
另外，如图21所示，向作为选择字线WL发挥作用的导电层110a供给编程电压VPGMEP，向作为非选择字线WL发挥作用的导电层110a、110b供给写入通过电压VPASS，向作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b供给电压VSG，向作为源极侧选择栅极线SGS发挥作用的导电层111供给接地电压VSS。
编程电压VPGMEP例如可具有与编程电压VPGM相同程度的大小，也可小于编程电压VPGM。
在步骤S303(图20)中，执行EP验证动作。
如图22所示，EP验证动作的执行基本上与读出动作相同。只不过，在EP验证动作中，向作为选择字线WL发挥作用的导电层110a供给的是验证电压VVFYEP，而非读出电压VCGXR。
在步骤S304(图20)中，对EP验证动作的结果进行判定。例如，EP验证动作中被检测为接通状态的存储单元MC的比率为一定数值以上的情况下，判定EP验证失败，并进入步骤S305。另一方面，EP验证动作中被检测为接通状态的存储单元MC的比率小于一定数值的情况下，判定EP验证通过，并进入步骤S307。
在步骤S305中，对循环次数nEP是否已达规定次数NEP进行判定。未达的情况下进入步骤S306。已达的情况下进入步骤S308。
在步骤S306中，使循环次数nEP加上1，并进入步骤S302。另外，在步骤S306中，例如，使编程电压VPGMEP加上规定电压ΔV。
在步骤S307中，向未图示的状态寄存器中储存表示写入程序已正常结束的状态数据，并结束写入程序。
在步骤S308中，向未图示的状态寄存器中储存表示写入程序未正常结束的状态数据，并结束写入程序。
[第1比较例]
接下来，参照图23，对第1比较例的半导体存储装置进行说明。图23是用来说明第1比较例的半导体存储装置的示意立体图。
第1比较例的半导体存储装置具备沿Z方向积层的多个导电层210、沿Z方向延伸的大致有底圆筒状的半导体层220、及设置在多个导电层210与半导体层220之间的栅极绝缘层130。另外，在多个导电层210之间设置有氧化硅(SiO2)等绝缘层201。
导电层210与导电层110不同，具备多个贯通孔。另外，所述多个贯通孔的内周面分别隔着栅极绝缘层130与半导体层220的外周面相对向。
[第2比较例]
接下来，参照图24及图25，对第2比较例的半导体存储装置进行说明。图24是用来说明第2比较例的半导体存储装置的双面擦除程序的示意流程图。图25是用来说明该双面擦除程序的示意剖视图。
第2比较例的半导体存储装置与第1实施方式的半导体存储装置同样地，具备参照图5～图9所说明的构成。只不过，第2比较例的半导体存储装置是构成为能执行双面擦除程序，而非单面擦除程序。
双面擦除程序是对指定存储器块BLK内的所有存储单元MC统一执行的。
与单面擦除程序同样地，执行步骤S201(图24)。
在步骤S402中，执行双面擦除动作。
双面擦除动作时，如图25所示，向作为字线WL发挥作用的导电层110a、110b供给接地电压VSS，将作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b设为浮动状态。另外，将作为源极侧选择栅极线SGS发挥作用的导电层111设为浮动状态，向半导体衬底100供给擦除电压VERA。
在步骤S203中，例如，对与存储器串MSa对应的子块执行单面擦除验证动作。
在步骤S403中，例如，对与存储器串MSb对应的子块执行单面擦除验证动作。
与单面擦除程序同样地，执行步骤S204～步骤S208。
[第3比较例]
接下来，参照图26～图28，对第3比较例的半导体存储装置进行说明。图26是用来说明第3比较例的半导体存储装置的双面EP写入程序的示意流程图。图27及图28是用来说明该双面EP写入程序的示意剖视图。
第3比较例的半导体存储装置与第1实施方式的半导体存储装置同样地，具备参照图5～图9所说明的构成。只不过，第3比较例的半导体存储装置是构成为能执行第2比较例的双面擦除程序，而非单面擦除程序。另外，第3比较例的半导体存储装置是构成为能执行双面EP写入程序。
双面EP写入程序是对指定存储器块BLK内的所有存储单元MC统一执行的。
与第1实施方式的EP写入程序同样地，执行步骤S301(图26)。
在步骤S502中，执行双面EP编程动作。
双面EP编程动作时，例如，向位线BL(图1)供给源极电压VSRC。
另外，双面EP编程动作时，如图27所示，将从下方数起第k(k为自然数)个导电层110a、及从下方数起第k个导电层110b作为选择字线WL，而向这些导电层110a、110b供给编程电压VPGMEP。另外，向作为非选择字线WL发挥作用的导电层110a、110b供给写入通过电压VPASS，向作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b供给电压VSG，向作为源极侧选择栅极线SGS发挥作用的导电层111供给接地电压VSS。
在步骤S503(图26)中，执行双面EP验证动作。
双面EP验证动作时，如图28所示，将从下方数起第k个导电层110a、及从下方数起第k个导电层110b作为选择字线WL，而向这些导电层110a、110b供给验证电压VVFYEP。另外，向作为非选择字线WL发挥作用的导电层110a、110b供给读出通过电压VREAD，向作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b供给电压VSG，向作为源极侧选择栅极线SGS发挥作用的导电层111供给电压VSG，向半导体衬底100供给源极电压VSRC。
[晶体管列CTr的面积]
第1比较例的半导体存储装置中，例如，如图23所示，在XY平面中，一个导电层210与一个半导体层220相对向。所述构成中，对应于一个半导体层220形成一个存储器串。另一方面，第2比较例的半导体存储装置中，例如，如图8所示，在XY平面中，两个导电层110与一个半导体层120相对向。所述构成中，对应于一个半导体层120形成两个存储器串MSa、MSb。因此，图8所示的构成相较图23所示的构成来说，能使存储单元阵列MCA高集成化。
这里，图29中图示出了第1比较例的半导体存储装置的4个存储器块BLK_A～BLK_D、及与这4个存储器块BLK_A～BLK_D对应而设的4个晶体管列CTr_A～CTr_D。图29的例子中，晶体管列CTr的Y方向上的排列周期为存储器块BLK的Y方向上的排列周期的2倍。
图30中图示出了第2比较例的半导体存储装置的4个存储器块BLK_A～BLK_D、及与这4个存储器块BLK_A～BLK_D对应而设的4个晶体管列CTr_A～CTr_D。这里，如上所述，第2比较例的半导体存储装置具备参照图5～图9所说明的构成。这里，参照图5～图9所说明的构成中，需要把用来将导电层110a与电压产生电路VG连接的晶体管列CTr相对于存储器块BLK_A～BLK_D配置在X方向的一侧，把用来将导电层110b与电压产生电路VG连接的晶体管列CTr相对于存储器块BLK_A～BLK_D配置在X方向的另一侧。因此，例如，如图30所示，相较图29所示的构造来说，晶体管列CTr_A～CTr_D的X方向上的面积为其2倍。
为了削减晶体管列CTr_A～CTr_D的面积，例如，如图31所示，可考虑将一个存储器块BLK的Y方向宽度设为第1比较例的存储器块BLK的Y方向宽度的2倍。
[页尺寸与块尺寸的比]
第2比较例的存储器块BLK与第1比较例的存储器块BLK的Y方向宽度大致相等的情况下，第2比较例的存储器块BLK中所含的存储单元MC的数量为第1比较例的存储器块BLK中所含的存储单元MC的数量的2倍左右。
另外，采用图31所示的构造以削减晶体管列CTr_A～CTr_D的面积的情况下，存储器块BLK的Y方向宽度为图30所示的构造的2倍左右。因此，存储器块BLK中所含的存储单元MC的数量为第1比较例的存储器块BLK中所含的存储单元MC的数量的4倍左右。
这里，如上所述，第2比较例的半导体存储装置中，对指定存储器块BLK中所含的所有存储单元MC统一执行双面擦除程序。所述情况下，读出动作、写入程序的执行单位即页中所含的存储单元MC的数量(以下，有时称为“页尺寸”)与擦除程序的执行单位即存储器块BLK中所含的存储单元MC的数量(以下，有时称为“块尺寸”)的比相较第1比较例来说，也为其4倍。所述情况下，有垃圾收集时所需的写入程序的执行次数大幅增大等原因导致半导体存储装置的寿命缩短的风险。
这里，第1实施方式的半导体存储装置是构成为能执行单面擦除程序。这里，单面擦除程序的执行单位即子块中所含的存储单元MC的数量为存储器块BLK中所含的存储单元MC的数量的一半。因此，能抑制所述问题。
[读出动作等中的背面存储单元MC的漏电流]
如参照图24及图25所说明，第2比较例的双面擦除程序中，在步骤S402中执行双面擦除动作，在步骤S203中对与存储器串MSa对应的子块执行单面擦除验证动作(图17)，在步骤S403中对与存储器串MSb对应的子块执行单面擦除验证动作(图17)。
根据所述方法，例如，存储器块BLK中的所有存储单元MC的阈值电压大于读出阻断电压VBB的情况下，能很好地使存储器块BLK中的所有存储单元MC的阈值电压为小于验证电压VVFYe的电压。
然而，例如，一旦存储器块BLK中的任一存储单元MC的阈值电压小于读出阻断电压VBB，便无法使所述存储单元MC获得作为背面存储单元MC的存储单元MC的阈值电压。因此，即便所述存储单元MC的阈值电压大于验证电压VVFYe，有时也会判定验证通过，从而成为一部分存储单元MC的阈值电压大于读出电压VCGAR等电压的状态。因此，存在发生误写入状态的情况。
这里，第3比较例的半导体存储装置中，例如，执行参照图26～图28所说明的双面EP写入程序。根据所述方法，能使2个选择存储单元MC的阈值电压确实大于读出阻断电压VBB。然而，例如这2个选择存储单元MC的阈值电压相差较大的情况下，一选择存储单元MC的阈值电压有时会大于读出电压VCGAR等电压。因此，存在发生误写入状态的情况。
这里，第1实施方式的半导体存储装置中，如上所述，在对与存储器串MSa、MSb中的一者对应的子块执行单面擦除程序后，且对与另一者对应的子块执行单面擦除程序前，对已执行过单面擦除程序的子块中的所有页执行EP写入程序。因此，能使与存储器串MSa、MSb中的至少一者对应的子块中所含的所有存储单元MC的阈值电压始终呈大于读出阻断电压VBB的状态。所以，能抑制所述误写入状态的发生，从而很好地控制存储单元MC的阈值电压。
[第2实施方式]
接下来，参照图32及图33，对第2实施方式的半导体存储装置进行说明。图32是用来说明第2实施方式的双面擦除程序的示意流程图。图33是用来说明第2实施方式的双面擦除程序的示意剖视图。
第2实施方式的半导体存储装置的构成基本上与第1实施方式的半导体存储装置相同。只不过，第2实施方式的半导体存储装置是构成为能执行第2实施方式的双面擦除程序。
在本实施方式的双面擦除程序的步骤S601中，例如，对与存储器串MSa、MSb中的一者对应的子块执行预编程动作。
预编程动作时，例如，向位线BL(图1)供给源极电压VSRC。
另外，如图33所示，向作为字线WL发挥作用的导电层110b供给编程电压VPGMP，向作为漏极侧选择栅极线SGD发挥作用的导电层110b供给电压VSG。另外，向作为字线WL发挥作用的导电层110a供给写入通过电压VPASS，向作为漏极侧选择栅极线SGD发挥作用的导电层110a供给电压VSG。另外，向作为源极侧选择栅极线SGS发挥作用的导电层111供给接地电压VSS。
编程电压VPGMP例如可具有与编程电压VPGM相同程度的大小，也可小于编程电压VPGM。
例如，图34中表示出了与存储器串MSb对应的子块中包含具有小于读出阻断电压VBB的阈值电压的存储单元MC的柱状图。所述情况下，通过步骤S601的预编程动作，例如，如图35所示，与存储器串MSb对应的子块内的所有存储单元MC的阈值电压被控制为大于读出阻断电压VBB的大小。
在步骤S602中，例如，对与存储器串MSa、MSb中的另一者对应的子块执行参照图15～图17所说明的单面擦除程序。
由此，例如，如图36所示，与存储器串MSa对应的子块中的所有存储单元MC的阈值电压被控制为小于读出电压VCGAR等的大小。此外，在步骤S602的单面擦除程序中，执行单面擦除验证动作(图17)。这里，如上所述，与存储器串MSb对应的子块内的所有存储单元MC的阈值电压被控制为大于读出阻断电压VBB的大小。因此，单面擦除验证动作(图17)得以很好地执行。
在步骤S603中，例如，对与存储器串MSa、MSb中的另一者对应的子块内的所有页执行参照图20～图22所说明的EP写入程序。
由此，例如，如图37所示，与存储器串MSa对应的子块中的所有存储单元MC的阈值电压被控制为小于读出电压VCGAR等且大于读出阻断电压VBB的大小。此外，在步骤S603的EP写入程序中，执行EP验证动作(图22)。这里，如上所述，与存储器串MSb对应的子块内的所有存储单元MC的阈值电压被控制为大于读出阻断电压VBB的大小。因此，EP验证动作(图22)得以很好地执行。
在步骤S604中，例如，对与存储器串MSa、MSb中的一者对应的子块执行参照图15～图17所说明的单面擦除程序。
由此，例如，如图38所示，与存储器串MSb对应的子块中的所有存储单元MC的阈值电压被控制为小于读出电压VCGAR等的大小。此外，在步骤S604的单面擦除程序中，执行单面擦除验证动作(图17)。这里，如上所述，与存储器串MSa对应的子块内的所有存储单元MC的阈值电压被控制为大于读出阻断电压VBB的大小。因此，单面擦除验证动作(图17)得以很好地执行。
在步骤S605中，例如，对与存储器串MSa、MSb中的一者对应的子块内的所有页执行参照图20～图22所说明的EP写入程序。然后，结束双面擦除程序。
由此，例如，如图39所示，与存储器串MSb对应的子块中的所有存储单元MC的阈值电压被控制为小于读出电压VCGAR等且大于读出阻断电压VBB的大小。此外，在步骤S605的EP写入程序中，执行EP验证动作(图22)。这里，如上所述，与存储器串MSa对应的子块内的所有存储单元MC的阈值电压被控制为大于读出阻断电压VBB的大小。因此，EP验证动作(图22)得以很好地执行。
此外，第2实施方式的半导体存储装置例如也可构成为能单独执行参照图15～图17所说明的单面擦除程序。另外，第2实施方式的半导体存储装置例如也可构成为能单独执行参照图20～图22所说明的EP写入程序。
另外，本实施方式的双面擦除程序的具体执行方法可适当调整。例如，已执行完参照图32～图39所说明的双面擦除程序等情况下，可想而知存储器块BLK中的所有存储单元MC的阈值电压大于读出阻断电压VBB。所述情况下，例如，也可省略步骤S601。
[第3实施方式]
接下来，参照图40及图41，对第3实施方式的半导体存储装置进行说明。图40是用来说明第3实施方式的双面擦除程序的示意流程图。图41是用来说明第3实施方式的写入程序的示意流程图。
第3实施方式的半导体存储装置的构成基本上与第2实施方式的半导体存储装置相同。只不过，第3实施方式的半导体存储装置是构成为能执行第3实施方式的双面擦除程序及第3实施方式的写入程序。
如图40所示，本实施方式的双面擦除程序的执行基本上与第2实施方式的双面擦除程序相同。只不过，在本实施方式的双面擦除程序中不执行步骤S605。
如图41所示，本实施方式中，例如，对与从下方数起第k个导电层110a或从下方数起第k个导电层110b对应的页执行写入程序时，在步骤S701中，对与从下方数起第k个导电层110b对应的页执行EP写入程序。另外，在该写入程序的步骤S702中，对与从下方数起第k个导电层110a或从下方数起第k个导电层110b对应的页执行第1实施方式的写入程序(图12～图14)。
[其他实施方式]
以上，对第1实施方式～第3实施方式的半导体存储装置进行了例示。然而，以上态样终归只是例示，具体态样等可适当调整。
例如，参照图16所说明的单面擦除动作中，将导电层110a及导电层110b的一部分设为浮动状态。然而，所述方法终归只是例示，单面擦除动作的具体执行方法可适当调整。例如，对与字线WLa对应的子块执行的单面擦除动作中，也可向作为字线WL发挥作用的导电层110b供给擦除电压VERA或其他电压。另外，也可向作为漏极侧选择栅极线SGD发挥作用的导电层110a、110b、及作为源极侧选择栅极线SGS发挥作用的导电层111供给固定电压。
另外，例如，参照图3所说明的电路等构成可适当调整。例如，图3中表示出了在字线WLa与电压产生电路VG之间的电流路径上设置有多个NMOS晶体管的例子。然而，所述构成终归只是例示，具体构成可适当调整。例如，也可在字线WLa、WLb与电压产生电路VG之间的电流路径上设置有一个或多个PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半导体)晶体管。另外，所述说明中，对将NMOS晶体管的栅极电极的信号设为“H”状态以使NMOS晶体管成为接通状态，且将NMOS晶体管的栅极电极的信号设为“L”状态以使NMOS晶体管成为断开状态进行了说明。然而，在字线WLa、WLb与电压产生电路VG之间的电流路径上设置有一个或多个PMOS晶体管的情况下，也可将NMOS晶体管的栅极电极的信号设为“L”状态以使PMOS晶体管成为接通状态，且将NMOS晶体管的栅极电极的信号设为“H”状态以使PMOS晶体管成为断开状态。
[其他]
对本发明的若干个实施方式进行了说明，但这些实施方式只是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式可采用其他不同实施方式加以实施，且可在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
100:半导体衬底
110:导电层
120:半导体层
130:栅极绝缘层
131:隧道绝缘层
132:电荷储存层
133:阻挡绝缘层
140:绝缘层
150:绝缘层。

Claims (11)

1.一种半导体存储装置，其特征在于包括：
多个第1导电层，在第1方向并排；
多个第2导电层，在与所述第1方向交叉的第2方向上与所述多个第1导电层隔开而配置，且在所述第1方向并排；
第1半导体层，设置在所述多个第1导电层与所述多个第2导电层之间，沿所述第1方向延伸，且与所述多个第1导电层及所述多个第2导电层相对向；
电荷储存层，包括设置在所述多个第1导电层与所述第1半导体层之间的第1部分、及设置在所述多个第2导电层与所述第1半导体层之间的第2部分；
第1配线，电连接于所述第1半导体层；
多根电压供给线，向所述多个第1导电层及所述多个第2导电层中的至少一者供给电压；
多条第1电流路径，是所述多个第1导电层与所述多根电压供给线之间的电流路径，且分别包含第1晶体管；以及
多条第2电流路径，是所述多个第2导电层与所述多根电压供给线之间的电流路径，且分别包含第2晶体管；
且所述半导体存储装置构成为能执行：
第1擦除动作，向所述多个第1导电层的至少一部分供给第1电压，向所述第1配线供给大于所述第1电压的擦除电压，在与所述多个第2导电层的至少一部分对应的所述第2电流路径上，向至少一个所述第2晶体管的栅极电极供给使所述第2晶体管成为断开状态的第1信号电压。
2.根据权利要求1所述的半导体存储装置，其特征在于构成为能执行：
第2擦除动作，向所述多个第2导电层的至少一部分供给所述第1电压，向所述第1配线供给所述擦除电压，在与所述多个第1导电层的至少一部分对应的所述第1电流路径上，向至少一个所述第1晶体管的栅极电极供给使所述第1晶体管成为断开状态的第2信号电压。
3.根据权利要求2所述的半导体存储装置，其特征在于构成为能执行：
第1编程动作，向所述多个第1导电层中的一个供给大于所述第1电压的第1编程电压，向所述多个第1导电层的其它至少一部分供给大于所述第1电压且小于所述第1编程电压的写入通过电压；且
在执行所述第1擦除动作后且执行所述第2擦除动作前，对所述多个第1导电层的至少一部分执行所述第1编程动作。
4.一种半导体存储装置，其特征在于包括：
多个第1导电层，在第1方向并排；
多个第2导电层，在与所述第1方向交叉的第2方向上与所述多个第1导电层隔开而配置，且在所述第1方向并排；
第1半导体层，设置在所述多个第1导电层与所述多个第2导电层之间，在所述第1方向上延伸，且与所述多个第1导电层及所述多个第2导电层相对向；
电荷储存层，包括：设置在所述多个第1导电层与所述第1半导体层之间的第1部分、及设置在所述多个第2导电层与所述第1半导体层之间的第2部分；以及
第1配线，电连接于所述第1半导体层；且
所述半导体存储装置构成为能执行第1擦除动作、第2擦除动作及第1编程动作，
所述第1擦除动作是：向所述多个第1导电层的至少一部分供给第1电压，向所述多个第2导电层的至少一部分供给大于所述第1电压的第2电压，向所述第1配线供给大于所述第1电压的擦除电压；
所述第2擦除动作是：向所述多个第2导电层的至少一部分供给所述第1电压，向所述多个第1导电层的至少一部分供给所述第2电压，向所述第1配线供给所述擦除电压；
所述第1编程动作是：向所述多个第1导电层中的一个供给大于所述第1电压的第1编程电压，向所述多个第1导电层的其它至少一部分供给大于所述第1电压且小于所述第1编程电压的写入通过电压；
在执行所述第1擦除动作后且执行所述第2擦除动作前，对所述多个第1导电层的至少一部分执行所述第1编程动作。
5.根据权利要求4所述的半导体存储装置，其特征在于：所述第2电压与所述擦除电压相等。
6.根据权利要求3至5中任一项所述的半导体存储装置，其特征在于构成为能执行：
第1验证动作及第2验证动作，
所述第1验证动作是：向所述多个第1导电层的至少一部分供给小于所述写入通过电压的第1验证电压，向所述多个第2导电层的至少一部分供给小于所述第1电压的第3电压；
所述第2验证动作是：向所述多个第1导电层中的一个供给大于所述第3电压且小于所述第1电压的第2验证电压，向所述多个第1导电层的其它至少一部分供给大于所述第1电压且小于所述第1编程电压的读出通过电压，向所述多个第2导电层中的至少一个供给所述第3电压；且
在执行所述第1擦除动作后且执行所述第1编程动作前，执行所述第1验证动作，
在执行所述第1编程动作后且执行所述第2擦除动作前，执行所述第2验证动作。
7.根据权利要求6所述的半导体存储装置，其特征在于：
交替执行多次所述第1擦除动作及所述第1验证动作，且
交替执行多次所述第1编程动作及所述第2验证动作。
8.根据权利要求3至5中任一项所述的半导体存储装置，其特征在于构成为能执行：
第2编程动作，向所述多个第2导电层中的一个供给大于所述写入通过电压的第2编程电压，向所述多个第2导电层的其它至少一部分供给所述写入通过电压；且
在执行所述第2擦除动作后，对所述多个第2导电层的至少一部分执行所述第2编程动作。
9.根据权利要求8所述的半导体存储装置，其特征在于构成为能执行：
第3验证动作及第4验证动作，
所述第3验证动作是：向所述多个第2导电层的至少一部分供给小于所述写入通过电压的第3验证电压，向所述多个第1导电层的至少一部分供给小于所述第1电压的第3电压；
所述第4验证动作是：向所述多个第2导电层中的一个供给大于所述第3电压且小于所述第1电压的第4验证电压，向所述多个第2导电层的其它至少一部分供给大于所述第1电压且小于所述第2编程电压的读出通过电压，向所述多个第1导电层中的至少一个供给所述第3电压；且
在执行所述第2擦除动作后且执行所述第2编程动作前，执行所述第3验证动作，
在执行所述第2编程动作后，执行所述第4验证动作。
10.根据权利要求9所述的半导体存储装置，其特征在于：
交替执行多次所述第2擦除动作及所述第3验证动作，且
交替执行多次所述第2编程动作及所述第4验证动作。
11.根据权利要求3至5中任一项所述的半导体存储装置，其特征在于构成为能执行：
第3编程动作，向所述多个第2导电层的至少一部分供给大于所述写入通过电压的第3编程电压；且
在执行所述第1擦除动作前，执行所述第3编程动作。
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