CN112071859B - 半导体装置及其制造方法 - Google Patents

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Abstract

本技术提供了一种半导体装置及其制造方法。该半导体装置包括：沟道结构；多个绝缘结构，其围绕沟道结构并且层叠以彼此间隔开；多个层间绝缘膜，其分别围绕绝缘结构；以及栅电极，其从多个层间绝缘膜之间延伸到多个绝缘结构之间并且围绕沟道结构。绝缘结构可包括延伸以覆盖层间绝缘膜的面向沟道结构的边缘的突出部分，并且栅电极可在彼此相邻的多个突出部分之间延伸。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置及其制造方法，更具体地，涉及一种三维半导体装置及其制造方法。
背景技术
半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构设置的存储器单元。为了改进半导体装置的集成度，已提出了包括三维布置的存储器单元的三维半导体装置。
然而，三维半导体装置的可靠性可能由于各种原因而降低。
发明内容
根据本发明的实施方式的半导体装置可包括：沟道结构；多个绝缘结构，其围绕沟道结构并且层叠以彼此间隔开；多个层间绝缘膜，其分别围绕绝缘结构；以及栅电极，其从多个层间绝缘膜之间延伸到多个绝缘结构之间并围绕沟道结构。多个绝缘结构可包括延伸以覆盖层间绝缘膜的面向沟道结构的边缘的突出部分，并且栅电极可在彼此相邻的多个突出部分之间延伸。
绝缘结构可包括面向层间绝缘膜的侧壁。多个层间绝缘膜可分别被***到由绝缘结构的侧壁和突出部分限定的沟槽中。
在实施方式中，绝缘结构可包括：第一材料图案，其设置在各个层间绝缘膜与沟道结构之间；以及第二材料图案，其覆盖层间绝缘膜的各个边缘并由第一材料图案的氧化物配置。
在实施方式中，绝缘结构可包括：第一材料图案，其设置在各个层间绝缘膜与沟道结构之间；第二材料图案，其覆盖层间绝缘膜的各个边缘；以及空隙，其设置在第一材料图案与第二材料图案之间。
根据本发明的实施方式的半导体装置可包括：沟道结构；存储器膜，其包括围绕沟道结构的侧壁的隧道绝缘膜、围绕隧道绝缘膜的侧壁的数据存储膜以及围绕数据存储膜的侧壁的阻挡绝缘膜；多个第一材料图案，其围绕存储器膜并且层叠以彼此间隔开；多个层间绝缘膜，其分别围绕第一材料图案；栅电极，其从彼此相邻的多个层间绝缘膜之间延伸到彼此相邻的多个第一材料图案之间；以及多个第二材料图案，其设置在第一材料图案与栅电极之间。
在实施方式中，第二材料图案可由第一材料图案的氧化物配置。
在实施方式中，第二材料图案可包括多孔绝缘材料。
半导体装置还可包括形成在彼此相邻的第一材料图案和第二材料图案之间的空隙。
根据本发明的实施方式的半导体装置可包括：第一栅电极和第二栅电极的层叠物，第一栅电极和第二栅电极利用设置在第一栅电极和第二栅电极之间的层间绝缘膜分离；沟道结构，其穿透该层叠物；绝缘结构，其设置在层间绝缘膜与沟道结构之间，并且该绝缘结构包括垂直部以及在垂直部的第一端和第二端的第一突出部分和第二突出部分。第一突出部分和第二突出部分可将第一栅电极和第二栅电极的各个凹陷部分与沟道结构分离。
根据本发明的实施方式的制造半导体装置的方法可包括以下步骤：形成多个层间绝缘膜和多个牺牲膜交替地层叠的层叠体；形成穿透层叠体的孔；在孔的内壁上形成第一材料膜；在孔的通过第一材料膜开放的中央区域中形成沟道结构；去除层叠体的多个牺牲膜以形成暴露第一材料膜的多个开口部分；通过开口部分去除第一材料膜的暴露区域以使得第一材料膜被分成多个第一材料图案；通过从各个第一材料图案的蚀刻表面将第一材料图案的一部分氧化来形成多个第二材料图案；以及形成填充开口部分并在多个第二材料图案之间延伸的多个栅电极。
根据本发明的实施方式的制造半导体装置的方法可包括以下步骤：形成多个层间绝缘膜和多个牺牲膜交替地层叠的层叠体；形成穿透层叠体的孔；在孔的内壁上形成第一材料膜；在第一材料膜上形成存储器膜；在孔的通过存储器膜开放的中央区域中形成沟道结构；去除层叠体的牺牲膜以形成暴露第一材料膜的多个第一开口部分；通过第一开口部分蚀刻第一材料膜以使得在层间绝缘膜与存储器膜之间限定多个第二开口部分；在第二开口部分中形成多个第二材料图案；以及形成填充第一开口部分并在多个第二材料图案之间延伸的多个栅电极。
在实施方式中，第二材料图案可包括填充第二开口部分的多孔绝缘材料。
在实施方式中，形成第二材料图案的步骤可包括：沿着层间绝缘膜的表面形成第二材料膜，以使得在各个第二开口部分中形成空隙；以及蚀刻第二材料膜，以使得第二材料图案保留在层间绝缘膜的面向沟道结构的边缘上。
对于本发明领域的技术人员而言，本发明的这些和其它特征和优点将从以下结合附图的详细描述变得显而易见。
附图说明
图1是示出根据本公开的实施方式的半导体装置的一部分的立体图。
图2A至图2C是图1所示的绝缘结构的放大图。
图3A和图3B是示出根据本公开的实施方式的绝缘结构的示图。
图4A和图4B是示出根据本公开的实施方式的绝缘结构的示图。
图5A至图5F是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。
图6A至图6C是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。
图7A和图7B是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。
图8A至图8E是示意性地示出根据本公开的实施方式的半导体装置的存储器串的立体图。
图9A至图9E是示出图8A至图8E所示的存储器串的部分的放大图。
图10是图8C所示的K区域的放大图。
图11是示出根据本公开的实施方式的存储器***的配置的框图。
图12是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
需要注意的是，对“实施方式”、“另一实施方式”等的引用未必仅意指一个实施方式，对任何这样的短语的不同引用未必是指相同的实施方式。
附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。
另外，还将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
还应该注意的是，在不脱离本发明的范围的情况下，存在于一个实施方式中的特征可与另一实施方式的一个或更多个特征一起使用。
还要注意的是，在各种附图中，相似的标号指代相似的元件。
本公开的实施方式提供了一种具有改进的可靠性的半导体装置及其制造方法。
图1是示出根据本公开的实施方式的半导体装置的一部分的立体图。
参照图1，半导体装置可包括：栅极层叠体GST，其通过狭缝SI彼此分离；沟道结构CH，其穿透各个栅极层叠体GST；存储器膜ML，其围绕沟道结构CH的侧壁；绝缘结构IA，其围绕存储器膜ML并且层叠以彼此间隔开。
狭缝SI可由材料填充以形成垂直结构VS。在实施方式中，垂直结构VS的材料可包括绝缘材料。在另一实施方式中，垂直结构VS可包括形成在栅极层叠体GST的侧壁上的间隔物绝缘膜以及在间隔物绝缘膜之间填充狭缝SI的导电材料。
各个栅极层叠体GST可包括在一个方向上交替地层叠的层间绝缘膜ILD和栅电极GA。以下，层间绝缘膜ILD和栅电极GA交替地层叠的方向被称为层叠方向。
绝缘结构IA可围绕沟道结构CH并在层叠方向上彼此间隔开。绝缘结构IA可分别由层间绝缘膜ILD围绕。换言之，各个绝缘结构IA可设置在对应层间绝缘膜ILD与沟道结构CH之间。各个绝缘结构IA可包括面向对应层间绝缘膜ILD的侧壁。可在各个绝缘结构IA的面向对应层间绝缘膜ILD的侧壁中限定沟槽R。各个层间绝缘膜ILD可被***在对应沟槽R中。
各个层间绝缘膜ILD可从对应沟槽R朝着垂直结构VS突出到沟槽R的外部装置。层间绝缘膜ILD可由任何合适的绝缘材料制成。例如，层间绝缘膜ILD可以是氧化硅膜或者包括氧化硅膜。
栅电极GA可以是或者可以包括掺杂半导体、金属、金属硅化物和金属氮化物膜中的至少一种。栅电极GA可用作存储器单元的栅电极或选择晶体管的栅电极。
沟道结构CH可在层叠方向上延伸并且可由栅电极GA围绕。沟道结构CH的侧壁可由存储器膜ML围绕。
存储器膜ML可在绝缘结构IA与沟道结构CH之间以及栅电极GA与沟道结构CH之间延伸。
图2A至图2C是图1所示的绝缘结构IA的放大图。图2A是示出绝缘结构IA之一的立体图，图2B是图1所示的X区域的放大图，图2C是图2B所示的Y区域的放大图。
参照图2A，绝缘结构IA可围绕孔H，以使得孔H被限定在中央区域中。绝缘结构IA的孔H可由上面参照图1描述的存储器膜ML和沟道结构CH填充。绝缘结构IA可限定上面参照图1描述的沟槽R。沟槽R可被限定在分别形成在绝缘结构IA的上端和下端处的突出部分PP之间。
参照图2B，栅电极GA可设置在层叠方向上两个连续的层间绝缘膜ILD(即，在层叠方向上彼此相邻的两个层间绝缘膜ILD)之间。栅电极GA可从在层叠方向上彼此相邻的绝缘结构IA之间以及层间绝缘膜ILD之间延伸。绝缘结构IA可包括如上面参照图2A描述的突出部分PP。具体地，栅电极GA可在层叠方向上一对相邻的突出部分PP之间延伸。栅电极GA可包括形状与突出部分PP对应的凹陷部分。栅电极GA的凹陷部分的形状可与对应突出部分PP的形状互补。栅电极GA的凹陷部分可位于栅电极GA的靠近沟道结构CH的拐角边缘处。
层间绝缘膜ILD可包括面向沟道结构CH的沟道侧边缘。绝缘结构IA的突出部分PP可延伸以覆盖层间绝缘膜ILD的沟道侧边缘。
参照图2A至图2C，绝缘结构IA的各个突出部分PP可从在其对应栅电极GA内部的其连接垂直部VP延伸以覆盖对应栅电极GA的沟道侧边缘。绝缘结构IA的各个突出部分PP也可在水平方向上延伸超过对应层间绝缘膜ILD与其垂直部VP的界面以形成沟槽R。
各个绝缘结构IA可包括第一材料图案M1A和第二材料图案M2A。第一材料图案M1A和第二材料图案M2A可彼此不同。第一材料图案M1A可设置在对应层间绝缘膜ILD与沟道结构CH之间。第一材料图案M1A可设置在第二材料图案M2A上。例如，第一材料图案M1A可包括氮氧化硅膜(SiON)、氮化硅膜(SiN)和硅(Si)中的至少一种。第二材料图案M2A可由第一材料图案M1A的氧化物制成或者包括第一材料图案M1A的氧化物。
存储器膜ML可包括层叠在沟道结构CH的侧壁上的隧道绝缘膜TI、数据存储膜DS和阻挡绝缘膜BI。隧道绝缘膜TI可围绕沟道结构CH的侧壁，数据存储膜DS可围绕隧道绝缘膜TI的侧壁，阻挡绝缘膜BI可围绕数据存储膜DS的侧壁。隧道绝缘膜TI可由能够电荷隧穿的氧化硅膜形成。数据存储膜DS可由电荷陷阱膜、包括导电纳米点的材料膜或相变材料膜形成。数据存储膜DS可存储利用福勒-诺德海姆(Fowler-Nordheim)隧穿改变的数据。为此，数据存储膜DS可由能够电荷捕获的氮化硅膜形成。数据存储膜DS可基于福勒-诺德海姆隧穿以外的操作原理来存储数据。例如，数据存储膜DS可由相变材料膜形成并且可存储与相变对应的数据。阻挡绝缘膜BI可包括能够电荷阻挡的氧化物膜。
沟道结构CH可包括由存储器膜ML围绕的半导体膜SE。半导体膜SE可包括硅。在实施方式中，半导体膜SE可形成为填充图2A所示的孔H的中央区域。在另一实施方式中，半导体膜SE可形成为围绕填充图2A所示的孔H的中央区域的芯绝缘膜CO。
参照图2C，第二材料图案M2A可包括垂直部分VP和突出部分PP。垂直部分VP可从第一材料图案M1A朝着栅电极GA延伸并且可设置在对应层间绝缘膜ILD与存储器膜ML之间。突出部分PP可在水平方向上从垂直部分VP延伸超过对应层间绝缘膜ILD的沟道侧边缘，以便形成沟槽R。在图2C所示的实施方式中，突起PP可具有接触存储器膜ML的第一表面、接触层间绝缘膜ILD的第二表面以及接触栅电极GA的第三表面。突起PP可比垂直部分VP宽，以使得它可覆盖层间绝缘膜ILD的边缘。
如图2A至图2C所示，各个绝缘结构IA的突出部分PP可局部地增加对应栅电极GA的边缘处的绝缘结构的厚度。因此，可通过突出部分PP减小栅电极GA与沟道结构CH之间的边缘电容和边缘场。数据存储膜DS可包括由层间绝缘膜ILD围绕的间隔物区域以及由栅电极GA围绕的单元区域。当边缘电容和边缘场减小时，在半导体装置的擦除操作期间在数据存储膜DS的空间区域中累积的空穴的浓度可减小。另外，存储在数据存储膜DS的单元区域中的电子扩散到空间区域的现象可减小。
图3A和图3B是示出根据本公开的实施方式的绝缘结构的示图。图3B是图3A所示的Z区域的放大图。
参照图3A和图3B，绝缘结构IB可在层间绝缘膜ILD和栅电极GB的层叠方向上彼此隔开设置。层间绝缘膜ILD和栅电极GB可配置上面参照图1描述的栅极层叠体GST。层间绝缘膜ILD可由与上面参照图1描述的层间绝缘膜ILD相同的材料形成。栅电极GB可由与上面参照图1描述的栅电极GA相同的材料形成。
在图3A中，一个栅电极GB被示出为设置在层叠方向上彼此相邻的一对连续的层间绝缘膜ILD之间。栅电极GB可在层叠方向上彼此相邻的绝缘结构IB之间延伸并且可围绕存储器膜ML。
存储器膜ML可由上面参照图1描述的相同结构和相同材料膜配置。例如，存储器膜ML可围绕沟道结构CH的侧壁。存储器膜ML可包括如上面参照图2B描述的隧道绝缘膜TI、数据存储膜DS和阻挡绝缘膜BI。沟道结构CH可由上面参照图2B描述的相同结构和相同材料膜形成。例如，沟道结构CH可由半导体膜SE配置，或者可由芯绝缘膜CO和围绕芯绝缘膜CO的半导体膜SE配置。
绝缘结构IB可包括第一材料图案M1B和第二材料图案M2B。绝缘结构IB的第一材料图案M1B可围绕存储器膜ML并且在层叠方向上彼此间隔开。第一材料图案M1B可设置在第二材料图案M2B上。第一材料图案M1B和第二材料图案M2B可对齐以形成直线元件。
层间绝缘膜ILD可形成为分别围绕第一材料图案M1B。各个绝缘膜ILD可在层叠方向上比对应第一材料图案M1B长。
绝缘结构IB的第二材料图案M2B可设置在栅电极GB和与栅电极GB相邻的第一材料图案M1B之间。一对第一材料图案MB1和第二材料图案可设置在两个连续的栅电极GB之间。第二材料图案M2B可由与第一材料图案M1B不同的绝缘材料配置。在实施方式中，第一材料图案M1B可包括氮氧化硅膜(SiON)，第二材料图案M2B可包括多孔绝缘材料。因此，第二材料图案M2B与第一材料图案M1B和阻挡绝缘膜BI相比可包括许多孔，并且第二材料图案M2B的介电常数可显著低于第一材料图案M1B和阻挡绝缘膜BI的介电常数。用于形成多孔绝缘材料的工艺是熟知的。多孔绝缘材料可使用沉积方法来形成。例如，多孔绝缘材料可包括使用沉积方法形成的多孔二氧化硅。
第二材料图案M2B可在各个层间绝缘膜ILD与存储器膜ML之间延伸。各个第二材料图案M2B可从对应第一材料图案M1B朝着栅电极GB延伸。
第二材料图案M2B可包括垂直部分VP和突出部分PP’。垂直部分VP可从第一材料图案M1B朝着栅电极GB延伸并且可设置在对应层间绝缘膜ILD与存储器膜ML之间。突出部分PP’可从垂直部分VP延伸。在图3B所示的实施方式中，突出部分PP’可具有接触存储器膜ML的第一表面和接触栅电极GB的第二表面。第二表面可接触对应栅电极GB，该对应栅电极GB可具有与突出部分PP’的第二表面的凹表面互补的凸表面。突出部分PP”可具有与垂直部分VP相同的宽度。
如图3A和图3B所示，各个绝缘结构IB的第二材料图案M2B可局部地减小对应栅电极GB的边缘处的介电常数。因此，可通过第二材料图案M2B减小栅电极GB与沟道结构CH之间的边缘电容和边缘场。结果，在擦除操作期间在数据存储膜DS的空间区域中累积的空穴的浓度可减小。存储在数据存储膜DS的单元区域中的电子扩散到空间区域中的现象可减小。
图4A和图4B是示出根据本公开的实施方式的绝缘结构IC的示图。图4B是图4A所示的区域W的放大图。
参照图4A和图4B，绝缘结构IC可在层间绝缘膜ILD和栅电极GC的层叠方向上彼此隔开设置。层间绝缘膜ILD和栅电极GC可配置上面参照图1描述的栅极层叠体GST。层间绝缘膜ILD可由与上面参照图1描述的层间绝缘膜ILD相同的材料形成。栅电极GC可由与上面参照图1描述的栅电极GA相同的材料形成。
绝缘结构IC可沿着层间绝缘膜ILD和栅电极GC的层叠方向形成，并且可在层叠方向上与栅电极GC交替。图4A示出设置在层叠方向上彼此相邻的两个连续的层间绝缘膜ILD之间的栅电极GC。栅电极GC可围绕存储器膜ML。
存储器膜ML可由上面参照图1描述的相同结构和相同材料膜配置。例如，存储器膜ML可围绕沟道结构CH的侧壁。存储器膜ML可如上面参照图2B所述包括隧道绝缘膜TI、数据存储膜DS和阻挡绝缘膜BI。沟道结构CH可由上面参照图2B描述的相同结构和相同材料膜形成。例如，沟道结构CH可由半导体膜SE配置，或者可由芯绝缘膜CO和围绕芯绝缘膜CO的半导体膜SE配置。
绝缘结构IC可包括第一材料图案M1C和第二材料图案M2C。绝缘结构IC的第一材料图案M1C可围绕存储器膜ML并在层叠方向上彼此间隔开。
层间绝缘膜ILD可形成为分别围绕第一材料图案M1C。各个层间绝缘膜ILD可在层叠方向上比对应第一材料图案M1C长。各个绝缘结构IC可在层叠方向上朝着对应栅电极GC突出。
绝缘结构IC的各个第二材料图案M2C可设置在对应栅电极GC与对应第一材料图案M1C之间。第二材料图案M2C可包括在栅电极GC与层间绝缘膜ILD之间延伸以覆盖层间绝缘膜ILD的面向沟道结构CH的沟道侧边缘的突出部分PP”。各个突出部分PP”可设置在栅电极GC与存储器膜ML之间。突出部分PP”延伸以在层叠方向上与对应层间绝缘膜ILD部分地交叠。
第二材料图案M2C可由绝缘材料配置。第二材料图案M2C可与第一材料图案M1C间隔开，并且空隙V可形成在彼此相邻的第一材料图案M1C与第二材料图案M2C之间。空隙V可设置在各个层间绝缘膜ILD与存储器膜ML之间。空隙V可通过与层间绝缘膜ILD接触的第二材料图案M2C与栅电极GC间隔开。
如图4A和图4B所示，绝缘结构IC的介电常数可通过栅电极GC的边缘处的空隙V局部地减小。因此，可通过空隙V减小栅电极GC与沟道结构CH之间的边缘电容和边缘场。结果，在擦除操作期间在数据存储膜DS的空间区域中累积的空穴的浓度可减小。存储在数据存储膜DS的单元区域中的电子扩散到空间区域中的现象可减小。
图5A至图5F是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。例如，图5A至图5F是示出包括图2A至图2C所示的绝缘结构的半导体装置的制造方法的横截面图。
参照图5A，可形成层间绝缘膜101和牺牲膜103交替地层叠的层叠体ST。层叠体ST可形成在包括***电路的基板(未示出)上。
牺牲膜103可由与层间绝缘膜101不同的材料形成。例如，层间绝缘膜101可由诸如氧化硅膜的氧化物形成。牺牲膜103可由蚀刻速率不同于层间绝缘膜101的蚀刻速率的材料形成。例如，牺牲膜103可由诸如氮化硅膜的氮化物形成。
随后，可依次执行形成穿透层叠体ST的孔111，在孔111的内壁上形成第一材料膜121，在第一材料膜121上形成存储器膜130以及在孔111的通过存储器膜130开放的中央区域中形成沟道结构140。
第一材料膜121可包括氮氧化硅膜(SiON)、氮化硅膜(SiN)和硅膜(Si)中的至少一种。
存储器膜130可包括阻挡绝缘膜131、数据存储膜133和隧道绝缘膜135，它们在第一材料膜121上朝着孔111的中央区域依次层叠。阻挡绝缘膜131可包括能够电荷阻挡的氧化物膜。数据存储膜133可由电荷陷阱膜、包括导电纳米点的材料膜或相变材料膜形成。例如，数据存储膜133可存储使用福勒-诺德海姆隧穿改变的数据。为此，数据存储膜133可由能够电荷捕获的氮化硅膜形成。隧道绝缘膜135可由能够电荷隧穿的氧化硅膜形成。
沟道结构140可包括形成在存储器膜130上的半导体膜141。半导体膜141可包括硅。当孔111的中央区域通过半导体膜141开放时，孔111的中央区域可由芯绝缘膜143填充。
参照图5B，可形成穿透层叠体ST的狭缝151。牺牲膜103可通过狭缝151暴露。
参照图5C，可通过狭缝151去除图5B所示的牺牲膜103。因此，可形成暴露第一材料膜121的侧部的第一开口部分153。第一开口部分153可被限定在层间绝缘膜101之间。
参照图5D，可通过第一开口部分153蚀刻第一材料膜121的暴露区域以形成分别连接到第一开口部分153的多个第二开口部分155。第一材料膜121的由层间绝缘膜101围绕的一些区域可作为第一材料图案121A保留。第一材料图案121A可通过第二开口部分155彼此分离。
参照图5E，可通过上面参照图5D描述的第二开口部分155从图5D所示的各个第一材料图案121A的蚀刻表面将第一材料图案121A部分地氧化。因此，可形成由第一材料膜的氧化物配置的第二材料图案121AB。未氧化的第一材料图案121AA可保留在各个层间绝缘膜101和存储器膜130之间。
在实施方式中，可按照热氧化方法执行氧化工艺。第二材料图案121AB可包括通过热氧化方法以外的蒸发方法形成的氧化物。
第二材料图案121AB可延伸以覆盖层间绝缘膜101的面向沟道结构140的沟道侧边缘。
参照图5F，可利用栅电极161A填充图5E所示的第一开口部分153。形成栅电极161A可包括沉积导电材料以填充第一开口部分153并去除狭缝151中的导电材料以使得导电材料被狭缝151分离成栅电极161A。
栅电极161A可延伸以填充在沿栅电极161A和层间绝缘膜101层叠的方向彼此相邻的第二材料图案121AB之间。因此，栅电极161A可包括形状与第二材料图案121AB对应的凹陷部分。
图6A至图6C是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。例如，图6A至图6C是示出包括图3A和图3B所示的绝缘结构的半导体装置的制造方法的横截面图。
在执行图6A所示的工艺之前，可执行上面参照图5A至图5C描述的相同工艺。
参照图6A，通过图5C所示的第一开口部分153蚀刻第一材料膜的暴露部分以形成分别连接到第一开口部分153的多个第二开口部分155’。第一材料膜可被第二开口部分155’分离成多个第一材料图案121B。
第一材料图案121B可以是或者可以包括氮氧化硅膜(SiON)。第一材料图案121B可保留在层间绝缘膜101和存储器膜130之间。第二开口部分155’可在存储器膜130与层间绝缘膜101之间延伸以暴露层间绝缘膜101的面向沟道膜140的沟道侧边缘。
参照图6B，可在上面参照图6A描述的第二开口部分155’中形成第二材料图案157。第二材料图案157可由与第一材料图案121B不同的绝缘材料形成。在实施方式中，第二材料图案157可包括介电常数低于第一材料图案121B的介电常数的绝缘材料。例如，第二材料图案157可包括多孔绝缘材料。
形成第二材料图案157可包括在第一开口部分153上形成第二材料膜以使得图6A所示的第二开口部分155’被填充，并且蚀刻第二材料膜以使得第二材料膜被分离成多个第二材料图案157。第二材料膜可使用热氧化方法和沉积方法中的至少一种来形成。存储器膜130的一些区域可在第二材料图案157之间暴露。
参照图6C，可利用栅电极161B填充图6B所示的第一开口部分153。形成栅电极161B可如上面参照图5F所述执行。
栅电极161B可延伸以填充在沿栅电极161B和层间绝缘膜101层叠的方向彼此相邻的第二材料图案157之间。
图7A和图7B是示出根据本公开的实施方式的半导体装置的制造方法的横截面图。例如，图7A和图7B是示出包括图4A和图4B所示的绝缘结构的半导体装置的制造方法的横截面图。
在执行图7A所示的工艺之前，可执行上面参照图5A至图5C描述的相同工艺。随后，可执行上面参照图6A描述的相同工艺。
参照图7A，可沿着通过第一开口部分153和狭缝151暴露的层间绝缘层101的表面沉积第二材料膜159，以使得可在第二开口部分155’中形成空隙160。可使用具有低阶梯覆盖的沉积方法来形成第二材料膜159，以使得在层间绝缘层101与存储器膜130之间形成空隙160。例如，可使用化学气相沉积方法或物理气相沉积方法来形成第二材料膜159。第二材料膜159可以是或者可以包括氧化物膜。
参照图7B，可蚀刻图7A所示的第二材料膜159，以使得第二材料图案159A保留在层间绝缘膜101的面向沟道结构140的沟道侧边缘上。随后，可利用栅电极161C填充图7A所示的第一开口部分153。形成栅电极161C可与上面参照图5F所述相同执行。栅电极161C可通过保留在层间绝缘膜101的沟道侧边缘上的第二材料图案159A与空隙160间隔开。
图8A至图8E是示意性地示出根据本公开的实施方式的半导体装置的存储器串的立体图。为了易于识别，图8A至图8E中未示出层间绝缘膜。图8A至图8E所示的第一方向I被定义为上面参照图1、图2A至图2C、图3A、图3B、图4A和图4B描述的层叠方向。图8A至图8E所示的第二方向II和第三方向III被定义为在与第一方向I垂直的平面中彼此交叉的方向。
参照图8A至图8E，各个存储器串CST可包括设置在位线BL下方的栅电极CP1至CPn(n是自然数)以及穿透栅电极CP1至CPn中的至少一些的沟道结构CH。栅电极CP1至CPn可由第一狭缝SI1穿透。位线BL可在第二方向II上延伸并且可在第三方向III上彼此间隔开。
沟道结构CH的一端可经由位线接触插塞BCT连接到对应位线。栅电极CP1至CPn可包括上面参照图1、图2A至图2C、图3A、图3B、图4A和4B描述的栅电极GA、GB和GC中的至少一个。
栅电极CP1至CPn可沿着沟道结构CH的延伸方向彼此间隔开。例如，栅电极CP1至CPn可从第一层至第n层设置，它们在第一方向I上依次布置并彼此间隔开。第一层被定义为栅电极CP1至CPn当中最远离位线BL设置的层，第n层被定义为栅电极当中最靠近位线BL设置的层。栅电极CP1至CPn中的每一个可在第三方向III上延伸。
参照图8A至图8D，至少设置在栅电极CP1至CPn当中的第n层中的第n图案CPn可用作漏极选择线DSL。本公开不限于此。例如，不仅设置在第n层中的第n图案CPn用作漏极选择线DSL，而且设置在第(n-1)层中的第(n-1)图案CPn-1可用作其它漏极选择线DSL。
至少设置在栅电极CP1至CPn当中的第一层中的第一图案CP1可用作源极选择线SSL。本公开不限于此。例如，设置在第一层中的第一图案CP1和设置在第二层中的第二图案CP2可用作源极选择线SSL。
设置在漏极选择线DSL与源极选择线SSL之间的栅电极(例如，CP3至CPn-2)可用作字线WL。
设置在同一层中的漏极选择线DSL可通过与字线WL交叠的第二狭缝SI2彼此分离。
作为另一示例，参照图8E，栅电极CP1至CPn可被狭缝SI1分离成源极侧层叠体CP_S和漏极侧层叠体CP_D。
至少设置在栅电极CP1至CPn当中的第n层中的第n图案CPn可用作漏极选择线DSL和源极选择线SSL。本公开不限于此。例如，不仅设置在第n层中的第n图案CPn用作漏极选择线DSL和源极选择线SSL，而且设置在第(n-1)层中的第(n-1)图案CPn-1可用作另一漏极选择线DSL和另一源极选择线SSL。源极选择线SSL被包括在源极侧层叠体CP_S中，漏极选择线DSL被包括在漏极侧层叠体CP_D中。
包括在漏极侧层叠体CP_D中并设置在漏极选择线DSL下方的栅电极(例如，CP1至CPn-2)可用作漏极侧字线WL_D。包括在源极侧层叠体CP_S中并设置在源极选择线SSL下方的栅电极(例如，CP1至CPn-2)可用作源极侧字线WL_S。
再参照图8A至图8E，源极选择线SSL可用作源极选择晶体管的栅极。字线WL、漏极侧字线WL_D和源极侧字线WL_S可用作存储器单元的栅极。漏极选择线DSL可用作漏极选择晶体管的栅极。
各个存储器串CST可包括至少一个源极选择晶体管、串联连接到源极选择晶体管的存储器单元以及串联连接到存储器单元的至少一个漏极选择晶体管。沟道结构CH可按照各种结构形成以将存储器单元串联连接。
图9A至图9E是示出图8A至图8E所示的存储器串的部分的放大图。
图9A是图8A所示的A区域的放大图。
参照图8A和图9A，沟道结构CH可穿透漏极选择线DSL、字线WL和源极选择线SSL，并且可与设置在栅电极CP1至CPn下方的源极膜SL直接接触。
源极膜SL可与沟道结构CH的底表面接触。源极膜SL可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，源极膜SL可包括n型掺杂硅。
沟道结构CH的侧壁可由存储器膜ML围绕。存储器膜ML可沿着沟道结构CH的侧壁延伸以使沟道结构CH的上表面和底表面开放。
栅电极CP1至CPn中的每一个可包括面向存储器膜ML的边缘。各个边缘可由绝缘结构的材料膜M2覆盖。绝缘结构的材料膜M2可以是上面参照图2A至图2C描述的绝缘结构IA的第二材料图案M2A，可以是上面参照图3A和图3B描述的绝缘结构IB的第二材料图案M2B，或者可以是上面参照图4A和图4B描述的绝缘结构IC的第二材料图案M2C。
图9B是图8B所示的B区域的放大图。
参照图8B和图9B，沟道结构CH可穿透漏极选择线DSL、字线WL和源极选择线SSL，并且可延伸到设置在栅电极CP1至CPn下方的源极膜SL中。
源极膜SL可包括第一源极膜SL1、接触源极膜CTS和第二源极膜SL2。沟道结构CH可穿透第二源极膜SL2和接触源极膜CTS并且可延伸到第一源极膜SL1中。
第一源极膜SL1可围绕沟道结构CH的下端。第一源极膜SL1可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，第一源极膜SL1可包括n型掺杂硅。
接触源极膜CTS可设置在第一源极膜SL1上并且可与第一源极膜SL1的上表面接触。接触源极膜CTS可朝着沟道结构CH比第一源极膜SL1和第二源极膜SL2突出更多，并且可与沟道结构CH的侧壁直接接触。接触源极膜CTS围绕沟道结构CH。
第二源极膜SL2可设置在接触源极膜CTS与源极选择线SSL之间。在一些情况下第二源极膜SL2可被省略。
接触源极膜CTS和第二源极膜SL2中的每一个可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，接触源极膜CTS和第二源极膜SL2中的每一个可包括n型掺杂硅。
沟道结构CH的朝着位线BL突出的上端侧壁可由第一存储器膜ML1围绕。第二存储器膜ML2可设置在沟道结构CH与第一源极膜SL1之间。第一存储器膜ML1和第二存储器膜ML2可通过接触源极膜CTS彼此分离。
绝缘结构的第一材料图案M1可设置在第一源极膜SL1与第二存储器膜ML2之间以及第二源极膜SL2与第一存储器膜ML1之间。栅电极CP1至CPn可包括面向第一存储器膜ML1的边缘。各个边缘可由绝缘结构的第二材料图案M2覆盖。第一材料图案M1可以是与上面参照图2A至图2C描述的绝缘结构IA的第一材料图案M1A相同的材料，可以是与上面参照图3A和图3B描述的绝缘结构IB的第一材料图案M1B相同的材料，或者可以是与上面参照图4A和图4B描述的绝缘结构IC的第一材料图案M1C相同的材料。第二材料图案M2可以是上面参照图2A至图2C描述的绝缘结构IA的第二材料图案M2A，可以是上面参照图3A和图3B描述的绝缘结构IB的第二材料图案M2B，或者可以是上面参照图4A和图4B描述的绝缘结构IC的第二材料图案M2C。
参照图8C，沟道结构CH可穿透漏极选择线DSL和字线WL。沟道结构CH可连接到穿透源极选择线SSL的下沟道结构LPC。
图9C是图8C所示的C区域的放大图。图10是图8C所示的K区域的放大图。
参照图8C、图9C和图10，下沟道结构LPC连接到对应沟道结构CH下方的部分。下沟道结构LPC可包括掺杂半导体膜。例如，下沟道结构LPC可包括n型掺杂硅。沟道结构CH可由存储器膜ML围绕。存储器膜ML可沿着沟道结构CH的侧壁延伸以使沟道结构CH的上表面和底表面开放。下沟道结构LPC的侧壁可由栅极绝缘膜GI围绕。栅极绝缘膜GI可沿着下沟道结构LPC的侧壁延伸以使下沟道结构LPC的上表面和下表面开放。
源极膜SL可与下沟道结构LPC的底表面直接接触。源极膜SL可由与参照图8A描述的源极膜SL相同的材料形成。沟道结构CH可经由下沟道结构LPC连接到源极膜SL。
由沟道结构CH穿透的漏极选择线DSL和字线WL中的每一个可包括面向存储器膜ML的边缘。各个边缘可由绝缘结构的材料膜M2覆盖。绝缘结构的材料膜M2可以是上面参照图2A至图2C描述的绝缘结构IA的第二材料图案M2A，可以是上面参照图3A和图3B描述的绝缘结构IB的第二材料图案M2B，或者可以是上面参照图4A和图4B描述的绝缘结构IC的第二材料图案M2C。
图9D是图8D所示的D区域的放大图。
参照图8D和图9D，沟道结构CH可包括穿透栅电极CP1至CPn的柱部分PL以及在水平方向上从柱部分PL延伸的水平部分HP。沟道结构CH的水平部分HP可平行于第一图案CP1的下表面延伸。水平部分HP可设置在掺杂区域DA与第一图案CP1之间。水平部分HP可通过连接到第一狭缝SI1的狭缝延伸部分SIE与另一水平部分间隔开。
掺杂区域DA可由包括阱掺杂剂的掺杂半导体膜形成。阱掺杂剂可包括p型杂质。例如，掺杂区域DA可包括p型掺杂硅。
各个柱部分PL的侧壁可由存储器膜ML围绕。存储器膜ML可在对应水平部分HP与第一图案CP1之间延伸。存储器膜ML可在对应水平部分HP与掺杂区域DA之间延伸。
绝缘结构的第一材料图案M1可设置在掺杂区域DA与水平部分HP之间。栅电极CP1至CPn可包括面向柱部分PL的边缘。各个边缘可由绝缘结构的第二材料图案M2覆盖。第一材料图案M1可以是与上面参照图2A至图2C描述的绝缘结构IA的第一材料图案M1A相同的材料，可以是与上面参照图3A和图3B描述的绝缘结构IB的第一材料图案M1B相同的材料，或者可以是与上面参照图4A和图4B描述的绝缘结构IC的第一材料图案M1C相同的材料。第二材料图案M2可以是上面参照图2A至图2C描述的绝缘结构IA的第二材料图案M2A，可以是上面参照图3A和图3B描述的绝缘结构IB的第二材料图案M2B，或者可以是上面参照图4A和图4B描述的绝缘结构IC的第二材料图案M2C。
图9E是图8E所示的漏极侧字线WL_D的一部分的放大图以及漏极侧字线WL_D的下部的结构。
参照图8E和图9E，沟道结构CH可包括源极侧柱S_PL、漏极侧柱D_PL和水平部分HP。漏极侧柱D_PL可电连接到位线BL。漏极侧柱D_PL穿透漏极侧层叠体CP_D并且连接到水平部分HP。源极侧柱S_PL可电连接到设置在位线BL与源极侧层叠体CP_S之间的公共源极线CSL。源极侧柱S_PL穿透源极侧层叠体CP_S并且连接到水平部分HP。水平部分HP可被掩埋在管栅极PG中。管栅极PG可形成为设置在源极侧层叠体CP_S和漏极侧层叠体CP_D下方并围绕水平部分HP。管栅极PG可用作管晶体管的栅极。管晶体管可根据发送到管栅极PG的信号通过水平部分HP将源极侧柱S_PL和漏极侧柱D_PL电连接。
沟道结构CH的外壁可由存储器膜ML围绕。存储器膜ML可沿着沟道结构CH的外壁延伸以使漏极侧柱D_PL的上表面和源极侧柱S_PL的上表面开放。
绝缘结构的第一材料图案M1可设置在管栅极PG与沟道结构CH之间。栅电极CP1至CPn可包括面向源极侧柱S_PL和漏极侧柱D_PL的边缘。各个边缘可由绝缘结构的第二材料图案M2覆盖。第一材料图案M1可以是与上面参照图2A至图2C描述的绝缘结构IA的第一材料图案M1A相同的材料，可以是与上面参照图3A和图3B描述的绝缘结构IB的第一材料图案M1B相同的材料，或者可以是与上面参照图4A和图4B描述的绝缘结构IC的第一材料图案M1C相同的材料。第二材料图案M2可以是上面参照图2A至图2C描述的绝缘结构IA的第二材料图案M2A，可以是上面参照图3A和图3B描述的绝缘结构IB的第二材料图案M2B，或者可以是上面参照图4A和图4B描述的绝缘结构IC的第二材料图案M2C。
通过将上面参照图2A至图2C描述的绝缘结构IA、上面参照图3A和图3B描述的绝缘结构IB以及上面参照图4A和图4B描述的绝缘结构IC应用于上面参照图8A至图8E描述的各种结构的存储器串，存储器单元串的操作可靠性可改进。
图11是示出根据本公开的实施方式的存储器***的配置的框图。
参照图11，根据本公开的实施方式的存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是由多个闪存芯片配置的多芯片封装。存储器装置1120可包括上面参照图2A至图2C描述的绝缘结构IA、上面参照图3A和图3B描述的绝缘结构IB以及上面参照图4A和图4B描述的绝缘结构IC中的任一种。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错电路(ECC)1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器。CPU 1112可执行对存储控制器1110的数据交换的所有控制操作。主机接口1113可包括连接到存储器***1100的主机的数据交换协议。纠错电路1114可检测并纠正包括在从存储器装置1120读取的数据中的错误。存储器接口1115可与存储器装置1120执行接口。存储控制器1110可包括存储用于与主机接口的代码数据的只读存储器(ROM)。
上述存储器***1100可以是与存储器装置1120和存储控制器1110组合的存储卡或固态驱动器(SSD)。例如，当存储器***1100是SSD时，存储控制器1110可通过例如通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议中的至少一种与外部装置(例如，主机)通信。
图12是示出根据本公开的实施方式的计算***的配置的框图。
参照图12，根据本公开的实施方式的计算***1200可包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。计算***1200可以是移动装置，并且还可包括用于向计算***1200、应用芯片组、相机图像处理器(CIS)、移动DRAM等供应操作电压的电池。
根据本发明的实施方式，通过使用设置在层间绝缘膜与沟道结构之间的绝缘结构，栅电极与沟道结构之间的边缘电容和边缘场可减小。
根据本发明的实施方式，通过减小栅电极与沟道结构之间的边缘电容，在擦除操作期间在存储器单元之间的区域中累积的空穴的浓度可减小。因此，本技术的实施方式可通过改进电子扩散来改进半导体装置的可靠性。
本发明的各种实施方式可通过减小栅电极与沟道结构之间的边缘场来改进电场集中在栅电极的边缘处的现象。因此，由于集中在栅电极的边缘上的电场而导致的存储器膜的损坏可减少。因此，本技术的实施方式可改进半导体装置的可靠性。
尽管已出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年6月11日提交的韩国专利申请号10-2019-0068902的优先权，其整体通过引用并入本文。

Claims (27)

1.一种半导体装置，该半导体装置包括：
沟道结构；
多个绝缘结构，多个所述绝缘结构围绕所述沟道结构并且层叠以彼此间隔开；
多个层间绝缘膜，多个所述层间绝缘膜分别围绕所述绝缘结构的侧壁；以及
栅电极，该栅电极从多个所述层间绝缘膜之间延伸到多个所述绝缘结构之间并且围绕所述沟道结构，
其中，多个所述绝缘结构包括突出部分，所述突出部分延伸以覆盖所述层间绝缘膜的面向所述沟道结构的边缘，
其中，所述栅电极在彼此相邻的多个所述突出部分之间延伸，并且
其中，所述绝缘结构在所述栅电极和所述沟道结构彼此面对的区域中彼此间隔开。
2.根据权利要求1所述的半导体装置，其中，所述绝缘结构包括面向所述层间绝缘膜的侧壁，并且
其中，多个所述层间绝缘膜分别被***到由所述绝缘结构的所述侧壁和所述突出部分限定的沟槽中。
3.根据权利要求1所述的半导体装置，其中，所述绝缘结构包括：
第一材料图案，该第一材料图案设置在各个所述层间绝缘膜与所述沟道结构之间；以及
第二材料图案，该第二材料图案覆盖所述层间绝缘膜的各个所述边缘并且由所述第一材料图案的氧化物配置。
4.根据权利要求3所述的半导体装置，其中，所述第一材料图案包括氮氧化硅SiON膜、氮化硅SiN膜和硅Si中的至少一种。
5.根据权利要求1所述的半导体装置，其中，所述栅电极包括形状与所述突出部分对应的凹陷部分。
6.根据权利要求1所述的半导体装置，其中，所述绝缘结构包括：
第一材料图案，该第一材料图案设置在各个所述层间绝缘膜与所述沟道结构之间；
第二材料图案，该第二材料图案覆盖所述层间绝缘膜的各个所述边缘；以及
空隙，该空隙设置在所述第一材料图案与所述第二材料图案之间。
7.根据权利要求1所述的半导体装置，该半导体装置还包括：
存储器膜，该存储器膜在所述绝缘结构与所述沟道结构之间以及所述栅电极与所述沟道结构之间延伸以围绕所述沟道结构的侧壁，
其中，所述存储器膜包括在所述沟道结构的所述侧壁上层叠的隧道绝缘膜、数据存储膜和阻挡绝缘膜。
8.一种半导体装置，该半导体装置包括：
沟道结构；
存储器膜，该存储器膜包括围绕所述沟道结构的侧壁的隧道绝缘膜、围绕所述隧道绝缘膜的侧壁的数据存储膜以及围绕所述数据存储膜的侧壁的阻挡绝缘膜；
多个第一材料图案，多个所述第一材料图案围绕所述存储器膜并且层叠以彼此间隔开；
多个层间绝缘膜，多个所述层间绝缘膜分别围绕所述第一材料图案的侧壁；
栅电极，该栅电极从彼此相邻的多个所述层间绝缘膜之间延伸到彼此相邻的多个所述第一材料图案之间；以及
第二材料图案，所述第二材料图案设置在所述第一材料图案与所述栅电极之间，
其中，所述第二材料图案包括突出部分，所述突出部分在所述栅电极与所述层间绝缘膜之间延伸以覆盖所述层间绝缘膜的面向所述沟道结构的边缘，并且
其中，所述第二材料图案在所述栅电极和所述存储器膜彼此面对的区域中彼此间隔开。
9.根据权利要求8所述的半导体装置，其中，所述第一材料图案包括氮氧化硅SiON膜、氮化硅SiN膜和硅Si中的至少一种。
10.根据权利要求8所述的半导体装置，其中，所述第二材料图案由所述第一材料图案的氧化物配置。
11.根据权利要求8所述的半导体装置，其中，所述突出部分从所述存储器膜的上部延伸到所述层间绝缘膜与所述栅电极之间。
12.根据权利要求8所述的半导体装置，其中，所述栅电极包括形状与所述突出部分对应的凹陷部分。
13.根据权利要求8所述的半导体装置，其中，所述第二材料图案包括多孔绝缘材料。
14.根据权利要求13所述的半导体装置，其中，所述多孔绝缘材料在各个所述层间绝缘膜与所述存储器膜之间延伸。
15.根据权利要求8所述的半导体装置，该半导体装置还包括：
空隙，该空隙形成在彼此相邻的所述第一材料图案和所述第二材料图案之间。
16.根据权利要求15所述的半导体装置，其中，所述空隙设置在各个所述层间绝缘膜与所述存储器膜之间以通过与所述层间绝缘膜接触的所述第二材料图案与所述栅电极间隔开。
17.一种半导体装置，该半导体装置包括：
第一栅电极和第二栅电极的层叠物，所述第一栅电极和所述第二栅电极利用设置在所述第一栅电极和所述第二栅电极之间的层间绝缘膜分离；
沟道结构，该沟道结构穿透所述层叠物；以及
绝缘结构，每个所述绝缘结构设置在所述层间绝缘膜与所述沟道结构之间，并且包括垂直部以及在所述垂直部的第一端和第二端处的第一突出部分和第二突出部分，
其中，所述第一突出部分和所述第二突出部分将所述第一栅电极和所述第二栅电极的各个凹陷部分与所述沟道结构分离，并且
其中，所述绝缘结构在所述栅电极和所述沟道结构彼此面对的区域中彼此间隔开。
18.一种制造半导体装置的方法，该方法包括以下步骤：
形成多个层间绝缘膜和多个牺牲膜交替地层叠的层叠体；
形成穿透所述层叠体的孔；
在所述孔的内壁上形成第一材料膜；
在所述孔的通过所述第一材料膜开放的中央区域中形成沟道结构；
去除所述层叠体的所述牺牲膜以形成暴露所述第一材料膜的开口部分；
通过所述开口部分去除所述第一材料膜的暴露区域以使得所述第一材料膜被分成多个第一材料图案；
通过从各个所述第一材料图案的蚀刻表面将所述第一材料图案的一部分氧化来形成多个第二材料图案；以及
形成填充所述开口部分并且在多个所述第二材料图案之间延伸的栅电极，
其中，所述第二材料图案包括突出部分，该突出部分延伸以覆盖所述层间绝缘膜的面向所述沟道结构的边缘。
19.根据权利要求18所述的方法，其中，所述栅电极包括形状与所述第二材料图案对应的凹陷部分。
20.根据权利要求18所述的方法，其中，所述第一材料膜包括氮氧化硅SiON膜、氮化硅SiN膜和硅Si中的至少一种。
21.根据权利要求18所述的方法，该方法还包括以下步骤：
在所述第一材料膜上形成阻挡绝缘膜；
在所述阻挡绝缘膜上形成数据存储膜；以及
在所述数据存储膜上形成隧道绝缘膜。
22.一种制造半导体装置的方法，该方法包括以下步骤：
形成多个层间绝缘膜和多个牺牲膜交替地层叠的层叠体；
形成穿透所述层叠体的孔；
在所述孔的内壁上形成第一材料膜；
在所述第一材料膜上形成存储器膜；
在所述孔的通过所述存储器膜开放的中央区域中形成沟道结构；
去除所述层叠体的所述牺牲膜以形成暴露所述第一材料膜的第一开口部分；
通过所述第一开口部分蚀刻所述第一材料膜以使得第二开口部分被限定在所述层间绝缘膜与所述存储器膜之间；
在所述第二开口部分中形成第二材料图案；以及
形成填充所述第一开口部分并且在所述第二材料图案之间延伸的栅电极，
其中，所述第二材料图案包括突出部分，该突出部分延伸以覆盖所述层间绝缘膜的面向所述沟道结构的边缘。
23.根据权利要求22所述的方法，其中，所述存储器膜包括形成在所述第一材料膜上的阻挡绝缘膜、形成在所述阻挡绝缘膜上的数据存储膜以及形成在所述数据存储膜上的隧道绝缘膜。
24.根据权利要求22所述的方法，其中，所述第一材料膜包括氮氧化硅SiON膜。
25.根据权利要求22所述的方法，其中，所述第二材料图案包括填充所述第二开口部分的多孔绝缘材料。
26.根据权利要求22所述的方法，其中，形成所述第二材料图案的步骤包括以下步骤：
沿着所述层间绝缘膜的表面形成第二材料膜，以使得在各个所述第二开口部分中形成空隙；以及
蚀刻所述第二材料膜，以使得所述第二材料图案保留在所述层间绝缘膜的面向所述沟道结构的边缘上。
27.根据权利要求26所述的方法，其中，所述栅电极通过与所述层间绝缘膜接触的所述第二材料图案来与所述空隙间隔开。
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