CN116761429A - 半导体存储器器件以及制造该半导体存储器器件的方法 - Google Patents

半导体存储器器件以及制造该半导体存储器器件的方法 Download PDF

Info

Publication number
CN116761429A
CN116761429A CN202211404236.2A CN202211404236A CN116761429A CN 116761429 A CN116761429 A CN 116761429A CN 202211404236 A CN202211404236 A CN 202211404236A CN 116761429 A CN116761429 A CN 116761429A
Authority
CN
China
Prior art keywords
source
layer
cell
stack
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211404236.2A
Other languages
English (en)
Inventor
高汉娜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN116761429A publication Critical patent/CN116761429A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开的实施例涉及半导体存储器器件以及制造该半导体存储器器件的方法。本技术包括半导体存储器器件。该半导体存储器器件包括：源极叠层；电容器电极，包括埋置在源极叠层中的金属层；叠层，包括交替堆叠在源极叠层上的第一绝缘层和第二绝缘层；以及接触插塞，穿过叠层并延伸以连接到金属层。

Description

半导体存储器器件以及制造该半导体存储器器件的方法
相关申请的交叉引用
本申请要求于2022年3月14日在韩国知识产权局提交的韩国专利申请号10-2022-0031399的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种制造半导体存储器器件的方法，并且更具体地，涉及一种制造三维半导体存储器器件的方法。
背景技术
非易失性存储器元件是即使电源被切断，所存储的数据也被保持的存储器元件。近来，由于在衬底上以单层形成存储器单元的二维非易失性存储器元件的集成度的改进已达到极限，所以已经提出了在衬底上垂直堆叠存储器单元的三维非易失性存储器元件。
三维非易失性存储器元件包括交替堆叠的绝缘层和栅电极，以及穿过绝缘层和栅电极的沟道层，以及沿着沟道层堆叠的存储器单元。已经开发了各种结构和制造方法来改进具有这样的三维结构的非易失性存储器元件的可靠性。
发明内容
根据本公开的一个实施例，一种半导体存储器器件可以包括：源极叠层；电容器电极，包括埋置在源极叠层中的金属层；叠层，包括交替堆叠在源极叠层上的第一绝缘层和第二绝缘层的叠层；以及接触插塞，穿过叠层并延伸以连接到金属层。
根据本公开的一个实施例，一种半导体存储器器件可以包括：第一结构，包括布置在同一水平上并且形成在不同的叠层结构中的单元源极叠层和源极叠层；第二结构，包括彼此间隔开并且布置在第一结构上的单元叠层和叠层；电容器电极，包括穿过源极叠层的一部分的金属层；以及接触插塞，穿过叠层，并且电连接到金属层。
根据本公开的一个实施例，一种半导体存储器器件可以包括：层间源极导电层；第二源极导电层，布置在层间源极导电层上；单元蚀刻停止图案，穿过第二源极导电层；单元叠层，包括交替布置在源极导电层上的导电层和层间绝缘层；狭缝，穿过单元叠层和单元蚀刻停止图案；第一电容器电极和第二电容器电极，布置在与单元蚀刻停止图案相同的水平上，该第一电容器电极与第二电容器电极间隔开；叠层，包括交替布置在第一电容器电极和第二电容器电极上的第一绝缘层和第二绝缘层；以及第一接触插塞和第二接触插塞，穿过叠层并分别连接到第一电容电极和第二电容器电极。
根据本公开的一个实施例，一种制造半导体存储器器件的方法可以包括：形成源极叠层；形成穿过源极叠层的上部部分的沟槽；在沟槽内部形成电容器电极；在源极叠层上交替堆叠第一材料层和第二材料层；以及形成穿过第一材料层和第二材料层并且连接到电容器电极的接触插塞。
根据本公开的一个实施例，一种制造半导体存储器器件的方法可以包括：形成下部叠层，该下部叠层包括第一源极导电层、源极牺牲层和第二源极导电层，该源极牺牲层在第一源极导电层上，该第二源极导电层在第二源极牺牲层上；将下部叠层分离成预备单元源极叠层和源极叠层；形成穿过源极叠层的第二源极导电层的沟槽和穿过预备单元源极叠层的第二源极导电层的单元沟槽；在单元沟槽内部形成单元蚀刻停止图案，同时在沟槽内部形成电容器电极；在预备单元源极叠层和源极叠层上交替堆叠多个第一材料层和多个第二材料层；以及形成穿过多个第一材料层和多个第二材料层，并连接到电容器电极的接触插塞。
附图说明
图1是图示了根据本公开的一个实施例的半导体存储器器件的框图。
图2是图示了根据本公开的一个实施例的存储器单元阵列的一部分的平面图。
图3A和图3B是图示了沿着图2中所示的线I-I'和线II-II'截取的根据本公开的一个实施例的半导体存储器器件的截面图。
图4A、图4B、图5A、图5B、图6A、图6B、图7、图8、图9、图10A、图10B、图11、图12、图13和图14是图示了根据本公开的一个实施例的制造半导体存储器器件的方法的截面图。
图15是图示了根据本公开的一个实施例的存储器***的配置的框图。
图16是图示了根据一个实施例的计算***的配置的框图。
具体实施方式
在本说明书或申请中公开的根据本公开的构思的实施例的特定结构或功能说明被例示以描述根据本公开的构思的实施例。根据本公开的构思的实施例不应被解释为限于在本说明书或申请中描述的实施例，并且可以以各种形式来实现。
在本公开的实施例中，可以使用诸如第一和第二之类的术语来描述各种组件，但是组件不受这些术语的限制。这些术语被用于将一个组件与另一个组件进行区分的目的。例如，在不脱离根据本公开的构思的权利范围的情况下，可以将第一组件称为第二组件，并且类似地，也可以将第二组件称为第一组件。应当理解，当元件或层等被称为“在……上”、“连接到”或“耦合到”另一个元件或层等时，它可以直接在另一个元件或层等上、连接或耦合到另一个元件或层等，或者可以存在中间元件或层等。相比之下，当一个元件或层等被称为“直接在……上”、“直接连接到”或“直接耦合到”另一个元件或层等时，不存在中间元件或层。
本公开的一个实施例提供了一种半导体存储器器件以及制造其的方法，具有简单的制造过程、稳定的结构和改进的特性。
根据一个实施例，通过在源极叠层上形成电容器电极的方式，可以通过增加电容器来改进半导体存储器器件的操作特性。此外，在一个实施例中，通过使用单元蚀刻停止图案形成过程来提供电容器电极，可以降低制造过程的成本。
图1是图示了根据本公开的一个实施例的半导体存储器器件的框图。
参考图1，半导体存储器器件10包括***电路PC和存储器单元阵列20。
***电路PC可以被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出在存储器单元阵列20中存储的数据的读取操作以及用于擦除在存储器单元阵列20中存储的数据的擦除操作。
作为一个实施例，***电路PC可以包括电压生成器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可以包括多个存储器块。存储器单元阵列20可以通过字线WL而连接到行解码器33，并且可以通过位线BL而连接到页缓冲器组37。
控制电路35可以响应于命令CMD和地址ADD来控制***电路PC。
电压生成器31可以响应于控制逻辑35的控制来生成各种操作电压，操作电压诸如是用于编程操作、读取操作和擦除操作的预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压。
行解码器33可以响应于控制电路35的控制来选择存储器块。行解码器33可以被配置为将操作电压施加到连接到被选择的存储器块的字线WL。
页缓冲器组37可以通过位线BL而连接到存储器单元阵列20。页缓冲器组37可以响应于控制电路35的控制而在编程操作期间临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以响应于控制电路35的控制而在读取操作或验证操作期间感测位线BL的电压或电流。页缓冲器组37可以响应于控制电路35的控制来选择位线BL。
在结构上，存储器单元阵列20可以与***电路PC的一部分重叠。
图2是图示了根据本公开的一个实施例的半导体存储器器件的一部分的平面图。
参考图2，半导体存储器器件可以包括在其中布置有存储器单元阵列的第一区域AR1和在其中布置有电容器的第二区域AR2。半导体存储器器件可以包括布置在第一区域AR1中的单元叠层CST、布置在第二区域AR2中的叠层ST、布置在单元叠层CST下方的图3A的单元源极叠层260以及布置在叠层ST下方的图3B的源极叠层300b。
单元叠层CST可以被狭缝261A穿透。单元叠层CST可以包括在第一方向D1和第二方向D2上延伸的多个层。多个层可以在第三方向D3上堆叠。第一方向D1、第二方向D2和第三方向D3可以被限定为彼此交叉的轴所朝向的方向。例如，第一方向D1、第二方向D2和第三方向D3可以分别对应于XYZ坐标系的X轴、Y轴和Z轴所朝向的方向。
栅极隔离结构251可以被埋置在单元叠层CST中。栅极隔离结构251可以平行于狭缝261A而延伸。作为一个实施例，栅极隔离结构251可以在第二方向D2上延伸。
多个单元插塞CPL可以被布置在栅极隔离结构251的两侧上。多个单元插塞CPL可以在第三方向D3上延伸，以穿过单元叠层CST的单元阵列区域。
单元叠层CST可以被沿着栅极隔离结构251的延伸方向排列成行的多个插塞PL穿透。栅极隔离结构251可以延伸到每个插塞PL中。
狭缝261A可以填充有垂直结构270。垂直结构270可以包括导电源极接触部273和围绕导电源极接触部273的侧壁的间隔件绝缘层271。导电源极接触部273可以包括掺杂的半导体层、金属硅化物层、金属阻挡层和金属层中的至少一个。尽管图中未示出，作为一个实施例，垂直结构270可以由填充狭缝261A的绝缘材料形成。
半导体存储器器件可以包括布置在叠层ST下方的两个或更多电容器电极235B。电容器电极253B可以被布置为彼此间隔开。电容器可以由相邻的电容器电极253B来限定。电容器电极253B可以连接到多个接触插塞PCP。多个接触插塞PCP可以穿过第二区域AR2中的叠层ST。多个接触插塞PCP可以被布置成锯齿形。本公开的实施例不限于此。
图3A和图3B是图示了沿着图2中所示的线I-I'和线II-II'截取的根据本公开的一个实施例的半导体存储器器件的截面图。
图3A是沿半导体存储器器件的第一区域AR1的线I-I'截取的截面图。图3B是沿半导体存储器器件的第二区域AR2的线II-II'截取的截面图。
参考图3A，单元源极叠层260可以包括单元沟槽315C。单元沟槽315C可以是在一个方向上延伸的线型。作为一个实施例，单元沟槽315C可以在第二方向D2上延伸。单元源极叠层260可以包括掺杂的半导体层。作为一个实施例，单元源极叠层260可以包括第一源极导电层231A、层间源极导电层263和第二源极导电层233A的叠层结构。第一源极导电层231A、层间源极导电层263和第二源极导电层233A中的每一个可以是掺杂的半导体层，并且可以包括n型杂质和p型杂质中的至少一个。第二源极导电层233A可以与单元沟槽315C重叠。第二源极导电层233A可以被布置在第一源极导电层231A上，并且可以被单元沟槽315C穿透。层间源极导电层263可以被布置在第一源极导电层231A和第二源极导电层233A之间。单元蚀刻停止图案235A可以被布置在单元沟槽315C内部。
单元叠层CST可以被布置在单元源极叠层260上。单元叠层CST可以包括在第三方向D3上交替堆叠的层间绝缘层ILD和导电层CP。
层间绝缘层ILD可以包括绝缘材料。作为一个实施例，层间绝缘层ILD可以包括氧化物。导电层CP可以包括掺杂的硅层、金属硅化物层、钨、镍和钴中的至少一个。导电层CP可以被用作连接到存储器单元的字线或连接到选择晶体管的选择线。
单元叠层CST、第二源极导电层233A、层间源极导电层263和第一源极导电层231A可以被单元插塞CPL穿透。单元插塞CPL可以穿过单元叠层CST的层间绝缘层ILD和导电层CP。单元插塞CPL可以在第三方向D3上延伸。单元插塞CPL的最下部部分可以被布置在第一源极导电层231A中。单元插塞CPL可以电连接到单元源极叠层260的层间源极导电层263。
单元插塞CPL中的每一个可以被布置在沟道孔内。沟道孔可以穿过单元叠层CST、第二源极导电层233A和层间源极导电层263，并且可以延伸到第一源极导电层231A中。单元插塞CPL可以包括单元存储器层CML、单元沟道层CCL、单元核心绝缘层CCO和布置在沟道孔内部的单元覆盖图案CCAP。单元存储器层CML可以沿着沟道孔的表面延伸。单元沟道层CCL可以沿着单元存储器层CML的表面延伸。单元核心绝缘层CCO和单元覆盖图案CCAP可以被布置在沟道孔的中心区域中，并且可以被单元沟道层CCL围绕。
单元存储器层CML可以被划分为第一单元存储器层CML1和第二单元存储器层CML2。第一单元存储器层CML1可以围绕单元插塞CPL的上部部分和中部部分。第二单元存储器层CML2可以围绕单元插塞CPL的下部部分。第一单元存储器层CML1可以被布置在单元叠层CST和单元沟道层CCL之间，并且可以在第二源极导电层233A和单元沟道层CCL之间延伸。第二单元存储器层CML2可以被布置在第一源极导电层231A和单元沟道层CCL之间。第一和第二单元存储器层CML1和CML2可以在第三方向D3上彼此间隔开。层间源极导电层263的一部分可以被提供在第一单元存储器层CML1和第二单元存储器层CML2之间。层间源极导电层263的部分可以与单元沟道层CCL接触。第一和第二单元存储器层CML1和CML2可以由层间源极导电层263而彼此间隔开。第一和第二单元存储器层CML1和CML2中的每一个可以包括沿着单元沟道层CCL延伸的阻挡绝缘层、在阻挡绝缘层和单元沟道层CCL之间的数据存储层以及在数据存储层和单元沟道层CCL之间的隧道绝缘层。单元覆盖图案CCAP可以经由接触部CT而电连接到位线BL。
插塞PL可以包括存储器层ML、沟道层CL和核心绝缘层CO。插塞PL可以被布置在穿过单元叠层CST、第二源极导电层233A和层间源极导电层263并延伸到第一源极导电层231A中的孔的内部。存储器层ML可以沿着孔的表面延伸，并且可以被层间源极层263分成第一存储器图案ML1和第二存储器图案ML2。沟道层CL可以沿着存储器层ML的表面延伸，并且包括与层间源极层263接触的部分。核心绝缘层CO可以被布置在孔的中心区域中。参考图2描述的栅极隔离结构251可以由绝缘材料形成，并且可以延伸到插塞PL中。
狭缝261A可以在第三方向D3上延伸，以穿过单元叠层CST和第二源极导电层233A。狭缝261A可以穿过单元蚀刻停止图案235A。如图2中所示，狭缝261A可以在第二方向D2上延伸。
单元蚀刻停止图案235A可以保留在狭缝261A的两侧上。剩余的单元蚀刻停止图案235A可以被布置在单元叠层CST和层间源极层263之间。
狭缝261A内部的垂直结构270可以延伸到单元源极叠层260中。垂直结构270的导电源极接触部273可以连接到层间源极层263。
参考图3B，多个源极叠层300B可以被布置在第二区域中。多个源极叠层300B可以由源极隔离绝缘层SIL彼此间隔开。多个沟槽315T可以分别形成在多个源极叠层300B中。多个电容器电极235B可以被***到多个沟槽315T中。如图2中所示，源极叠层300B和电容器电极235B可以形成为在第一方向D1上延伸的线型。
源极叠层300B可以包括第一源极导电层231B、源极牺牲层303B和第二源极导电层233B的叠层结构。第一源极导电层231B和第二源极导电层233B中的每一个可以是掺杂的半导体层，并且可以包括n型杂质和p型杂质中的至少一个。源极牺牲层303B可以包括未掺杂的半导体层。源极叠层300B还可以包括在第一源极导电层231B和源极牺牲层303B之间的第一保护层301B，以及在源极牺牲层303B和第二源极导电层233B之间的第二保护层305B。
源极叠层300B的第二源极导电层233B可以被沟槽315T穿透。
叠层ST可以被布置在源极叠层300B上。叠层ST可以包括交替堆叠在源极叠层300B上的第一绝缘层ISL1和第二绝缘层ISL2。第一绝缘层ISL1可以是与上面参考图3A描述的层间绝缘层ILD相同的材料。
电容器电极235B可以连接到接触插塞PCP。接触插塞PCP可以在第三方向D3上延伸，以穿过第一绝缘层ISL1和第二绝缘层ISL2。接触插塞PCP可以经由接触部CT电连接到上部线277。
参考以下附图描述形成包括单元源极叠层260和源极叠层300B的第一结构F1的过程以及形成包括单元叠层CST和叠层ST的第二结构F2的过程。
图4A、图4B、图5A、图5B、图6A、图6B、图7、图8、图9、图10A、图10B、图11、图12、图13和图14是图示了根据本公开的一个实施例的制造半导体存储器器件的方法的截面图。
参考图4A和图4B，可以形成下部结构300。下部结构300可以包括在第三方向D3上堆叠的第一源极导电层231A和231B、源极牺牲层303A和303B以及第二源极导电层233A和233B。下部结构300还可以包括在第一源极导电层231A和231B与源极牺牲层303A和303B之间的第一保护层301A和301B，以及在源极牺牲层303A和303B与第二源极导电层233A和233B之间的第二保护层305A和305B。
源极牺牲层303A和303B可以包括半导体材料。作为一个实施例，源极牺牲层303A和303B可以包括多晶硅。第一保护层301A和301B以及第二保护层305A和305B可以包括关于第一源极导电层231A和231B、第二源极导电层233A和233B以及源极牺牲层303A和303B具有蚀刻选择性的材料。作为一个实施例，第一保护层301A和301B以及第二保护层305A和305B可以包括氧化物。
随后，下部叠层300可以被划分成预备单元源极叠层300A和多个源极叠层300B。预备单元源极叠层300A的第一源极导电层231A、第一保护层301A、源极牺牲层303A、第二保护层305A和第二源极导电层233A可以与源极叠层300B的第一源极导电层231B、第一保护层301B、源极牺牲层303B、第二保护层305B和第二源极导电层233B间隔开。源极隔离绝缘层SIL可以被布置在多个源极叠层300B之间。源极隔离绝缘层SIL可以被用作参考图3B所描述的电容器电极235B之间的绝缘体。
参考图5A和图5B，可以形成穿过预备单元源极叠层300A的上部部分的单元沟槽315C。在形成单元沟槽315C的同时，可以形成穿过源极叠层300B的上部部分的沟槽315T。作为一个实施例，可以通过穿过预备单元源极叠层300A的第二源极导电层233A来形成单元沟槽315C。作为一个实施例，沟槽315T可以通过穿过源极叠层300B的第二源极导电层233B来形成。
参考图6A和图6B，单元蚀刻停止图案235A可以形成在单元沟槽315C中。在形成单元蚀刻停止图案235A的同时，电容器电极235B可以形成在沟槽315T中。也就是说，可以同时形成单元蚀刻停止图案235A和电容器电极235B。形成单元蚀刻停止图案235A和电容器电极235B的材料可以不同于第二源极层233A和233B。作为一个实施例，形成单元蚀刻停止图案235A和电容器电极235B的材料关于图7和图8中所示的多个第一材料层321和多个第二材料层323的蚀刻选择性可以高于第二源极层233A和233B。例如，单元蚀刻停止图案235A和电容器电极235B可以包括金属层。作为一个实施例，单元蚀刻停止图案235A和电容器电极235B可以包括钨。在一个实施例中，电容器电极235B的金属层可以包括钨。
参考图7和图8，预备单元叠层320A可以在预备单元源极叠层300A上方。可以通过在第三方向D3上交替堆叠多个第一材料层321和多个第二材料层323来形成预备单元叠层320A。
作为一个实施例，预备单元叠层320A可以通过两个或更多过程来堆叠。例如，如图7中所示，在如图7中所示的预备单元源极叠层300A上形成由多个第一材料层321的一部分和多个第二材料层323的一部分构成的第一预备单元叠层320A1之后，由多个第一材料层321的剩余部分和多个第二材料层323的剩余部分构成的第二预备单元叠层320A2可以在第一预备单元叠层321A1上方，如图8中所示。在这种情况下，在形成第二预备单元叠层320A2之前，如图7中所示，可以形成穿过第一预备单元叠层320A1并延伸到预备单元源极叠层300A中的下部沟道孔H1，并且可以形成填充下部沟道孔H1的牺牲柱SP。牺牲柱SP和下部沟道孔H1可以穿过单元蚀刻停止图案235A的两侧上的第二源极导电层233A，并且可以延伸到第一源极导电层231A中。牺牲柱SP可以由关于第一材料层231和第二材料层323具有蚀刻选择性的材料形成。作为一个实施例，牺牲柱SP可以由碳、氮化钛、钨等等来形成。
参考图8，第二预备单元叠层320A2可以被布置在第一预备单元叠层320A1上以覆盖牺牲柱SP。在形成第二预备单元叠层320A2之后，可以蚀刻第二预备单元叠层320A2的与牺牲柱SP重叠的一部分以形成上部沟道孔H2。牺牲柱SP可以通过上部沟道孔H2暴露。
参考图9，可以通过经由图8中所示的上部沟道孔H2而去除牺牲柱SP来将沟道孔H开口。沟道孔H可以被限定为图7中所示的下部沟道孔H1与图8中所示的上部沟道孔H2之间的连接结构。沟道孔H可以穿过预备单元叠层320A。沟道孔H可以穿过预备单元源极叠层300A的第二源极导电层233A和源极牺牲层303A。沟道孔H可以延伸到预备单元源极叠层300A的第一源极导电层231A中。
参考图10A，单元存储器层CML和沟道结构CH可以形成在沟道孔H中。单元存储器层CML可以在沟道孔H的表面上方。沟道结构CH可以在单元存储器层CML上方。沟道结构CH可以穿过预备单元叠层320A、第二源极导电层233A、第二保护层305A、源极牺牲层303A和第一保护层301A，并且可以延伸到第一源极导电层231A中。沟道结构CH可以在第三方向D3上延伸。沟道结构CH的最下部部分可以被布置在第一源极导电层231A中。单元存储器层CML可以穿过预备单元叠层320A、第二源极导电层233A、第二保护层305A、源极牺牲层303A和第一保护层301A，并且可以延伸到第一源极导电层231A中。单元存储器层CML可以在第三方向D3上延伸。单元存储器层CML的最下部部分可以被布置在第一源极导电层231A中。
单元存储器层CML可以包括围绕沟道结构CH的隧道绝缘层、围绕隧道绝缘层的数据存储层以及围绕数据存储层的阻挡层。隧道绝缘层可以包括能够进行电荷隧穿的材料。数据存储层可以包括能够捕获电荷的材料。预备阻挡层可以包括能够阻挡电荷移动的材料。
沟道结构CH可以包括单元沟道层CCL、填充沟道结构CH的中心区域的单元核心绝缘层CCO以及布置在单元核心绝缘层CCO上的单元覆盖图案CCAP。
单元存储器层CML可以通过在沟道孔H中顺序地堆叠阻挡层、数据存储层和隧道绝缘层来形成。形成沟道结构CH可以包括在单元存储器层CML上形成单元沟道层CCL、用单元核心绝缘层CCO填充沟道孔H的中心区域、蚀刻绝缘层CCO的一部分以在沟道孔H的中心区域的一部分中限定凹陷区域以及用单元覆盖图案CCAP填充凹陷区域。
单元核心绝缘层CCO可以包括氧化物，并且单元覆盖图案CCAP可以包括掺杂的半导体层。掺杂的半导体层内部的导电类型掺杂剂可以包括用于结的n型掺杂剂。导电类型掺杂剂可以包括反向掺杂的p型掺杂剂。
参考图10B，如参考图7和图8所描述的，当预备单元叠层320A在预备单元源极叠层300A上方时，多个第一材料层321和多个第二材料层323也可以被沉积在多个源极叠层300B上。因此，预备单元叠层320A可以与多个源极叠层300B重叠。这可以被限定为包括在源极叠层300B上的第一材料层321和第二材料层323的叠层320B。
参考图11，可以形成穿过与预备单元源极叠层300A重叠并且在图10A中示出的预备单元叠层320A的狭缝261A的一部分。狭缝261A的该部分可以与单元蚀刻停止图案235A重叠。
由于单元蚀刻停止图案235A可以包括关于第一材料层321和第二材料层323的蚀刻选择性高于预备单元源极叠层300A的第二源极导电层233A的导电材料，所以单元蚀刻停止图案235A可以在用于形成狭缝261A的该部分的图10A中所示的预备单元叠层320A的蚀刻过程期间被用作蚀刻停止层。因此，可以改善狭缝261A过深的现象。
图10A中示出的单元蚀刻停止图案235A和第二材料层323可以通过狭缝261A的该部分而暴露。随后，可以通过狭缝261A的该部分去除图10A中所示的第二材料层323。因此，凹陷区域RA可以与在第三方向D3上相邻的第一材料层321之间进行开口。
参考图12，图11中所示的凹陷区域RA可以填充有第三材料层325。如图3B中所示，剩余的第一材料层321可以被限定为第一绝缘层ISL1。
如上面参考图11和图12所描述的，通过经由狭缝261A的该部分而用第三材料层325替换第二材料层323，可以限定单元叠层330。
随后，可以蚀刻单元蚀刻停止图案235A以形成狭缝261A的下部部分。因此，可以以穿过单元蚀刻停止图案235A的深度形成狭缝261A。可以形成狭缝261A以暴露图11中所示的源极牺牲层303A。此后，图11中所示的源极牺牲层303A可以通过狭缝261A而被去除。去除源极牺牲层303A可以包括通过狭缝261A注入能够蚀刻源极牺牲层303A的材料。在源极牺牲层303A被去除的同时，图11中所示的第一保护层301A和第二保护层305A可以保护第一源极导电层231A和第二源极导电层233A。作为一个实施例，在图11中所示的源极牺牲层303A被去除的同时，第一保护层301A和第二保护层305A可以不被蚀刻。
此后，可以通过去除第一源极导电层231A和第二源极导电层233A之间的单元存储器层CML的一部分来暴露沟道结构CH的单元沟道层CCL。因此，单元存储器层CML可以被分开为第一单元存储器层CML1和第二单元存储器层CML2。在单元存储器层CML的一部分被去除的同时，图11中所示的第一保护层301A和第二保护层305A可能会被去除。
如上所述，由于图11中所示的源极牺牲层303A、第一保护层301A和第二保护层305A可能会被去除，并且单元存储器层CML的一部分被去除，所以可以在第一源极导电层231A和第二源极导电层233A之间限定暴露单元沟道层CCL的源极区域SA。
参考图13，层间源极导电层263可以形成在图12中所示的源极区域SA中。如参考图12和图13所述，通过用层间源极层263替换图12中所示的源极牺牲层303A、第一保护层301A和第二保护层305A，可以形成包括第一源极导电层231A、层间源极导电层263和第二源极导电层233A的单元源极叠层260。单元源极叠层260可以通过层间源极导电层263而连接到单元沟道层CCL。
在形成单元叠层CST和单元源极叠层260之后，间隔件绝缘层271可以在狭缝261A的侧壁上方。随后，可以形成填充狭缝261A的导电源极接触部273。导电源极接触部273可以被布置在间隔件绝缘层271上，并且可以通过间隔件绝缘层271来与单元叠层CST的第三材料层325绝缘。
参考图14，在参考图11到图13所描述的过程被执行时，源极叠层300B上的叠层320B可以受到保护。
源极叠层300B上的叠层320B可以被接触插塞PCP穿透。接触插塞PCP可以连接到电容器电极235B。
在参考图13和图14描述的过程被执行之后，用于形成图3A和图3B中所示的接触部CT、位线BL和上部线277的后续过程可以被执行。
图15是图示了根据本公开的一个实施例的存储器***的配置的框图。
参考图15，存储器***1100包括存储器器件1120和存储器控制器1110。
存储器器件1120可以是由多个快闪存储器芯片配置的多芯片封装。
存储器控制器1110可以被配置为控制存储器器件1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111被用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括连接到存储器***1100的主机的数据交换协议。纠错块1114检测包括在从存储器器件1120读取的数据中的错误，并且校正检测到的错误。存储器接口1115执行与存储器器件1120的对接。存储器控制器1110还可以包括存储用于与主机对接的代码数据的只读存储器(ROM)。
上述存储器***1100可以是其中组合有存储器器件1120和存储器控制器1110的存储器卡或固态驱动装置(SSD)。例如，当存储器***1100是SSD时，存储器控制器1110可以通过各种接口协议之一来与外部(例如，主机)进行通信，各种接口协议诸如是通用串行总线(USB)、多媒体卡(MMC)、***组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机***接口(SCSI)、增强型小型盘接口(ESDI)以及集成驱动电子(IDE)。
图16是图示了根据本公开的一个实施例的计算***的配置的框图。
参考图16，计算***1200可以包括电连接到***总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210。当计算***1200是移动器件时，还可以包括用于向计算***1200供应操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器***1210可以包括存储器器件1212和存储器控制器1211。
存储器控制器1211可以与以上参考图15所描述的存储器控制器1110相同地配置。

Claims (30)

1.一种半导体存储器器件，包括：
源极叠层；
电容器电极，包括埋置在所述源极叠层中的金属层；
叠层，包括交替堆叠在所述源极叠层上的第一绝缘层和第二绝缘层；以及
接触插塞，穿过所述叠层并延伸以连接到所述金属层。
2.根据权利要求1所述的半导体存储器器件，其中所述源极叠层包括：
第一源极导电层；以及
第二源极导电层，在所述第一源极导电层上方。
3.根据权利要求2所述的半导体存储器器件，其中所述源极叠层还包括：
第一保护层，在所述第一源极导电层上方；
源极牺牲层，在所述第一保护层上方；以及
第二保护层，在所述源极牺牲层上方。
4.根据权利要求2所述的半导体存储器器件，其中所述金属层被布置在所述源极叠层和所述叠层之间，并且其中所述金属层穿过所述第二源极导电层。
5.根据权利要求1所述的半导体存储器器件，其中所述金属层包括钨。
6.根据权利要求1所述的半导体存储器器件，还包括：
单元源极叠层，与所述源极叠层间隔开；
单元蚀刻停止图案，埋置在所述单元源极叠层中；
单元叠层，包括交替堆叠在所述单元源极叠层上的层间绝缘层和导电层；以及
单元插塞，穿过所述单元叠层，
其中所述单元源极叠层被布置在所述源极叠层所布置在的水平处，
所述单元叠层被布置在所述叠层所布置在的水平处，以及
所述单元蚀刻停止图案被布置在所述金属层所布置在的水平处。
7.根据权利要求6所述的半导体存储器器件，其中所述单元源极叠层包括：
第一源极导电层；以及
第二源极导电层，在所述第一源极导电层上方。
8.根据权利要求7所述的半导体存储器器件，其中所述单元插塞包括：
单元沟道层，穿过所述单元叠层和所述第二源极导电层，并延伸到所述第一源极导电层中；以及
第一单元存储器层，布置在所述单元叠层和所述单元沟道层之间。
9.根据权利要求7所述的半导体存储器器件，其中所述单元蚀刻停止图案被布置在所述单元源极叠层和所述单元叠层之间，并且其中所述单元蚀刻停止图案穿过所述第二源极导电层。
10.根据权利要求7所述的半导体存储器器件，其中所述单元源极叠层包括：
层间源极导电层，在所述第一源极导电层和所述第二源极导电层之间，在所述第一源极导电层上方。
11.根据权利要求10所述的半导体存储器器件，其中所述单元插塞还包括：
第二单元存储器层，布置在所述第一源极导电层和所述单元沟道层之间，
其中所述第一单元存储器层被布置在所述第二源极导电层和所述单元沟道层之间，以及
其中所述第二单元存储器层与所述第一单元存储器层间隔开。
12.一种半导体存储器器件，包括：
第一结构，包括布置在同一水平上并且形成在不同的叠层结构中的单元源极叠层和源极叠层；
第二结构，包括彼此间隔开并且布置在所述第一结构上的单元叠层和叠层；
电容器电极，包括穿过所述源极叠层的一部分的金属层；以及
接触插塞，穿过所述叠层，并且电连接到所述金属层。
13.根据权利要求12所述的半导体存储器器件，其中所述源极叠层包括：
第一源极导电层；
第一保护层，在所述第一源极导电层上方；
源极牺牲层，在所述第一保护层上方；
第二保护层，在所述源极牺牲层上方；以及
第二源极导电层，布置在所述第二保护层上方。
14.根据权利要求12所述的半导体存储器器件，还包括：
单元蚀刻停止图案，穿过所述单元源极叠层的一部分；以及
单元插塞，穿过所述单元叠层。
15.一种半导体存储器器件，包括：
层间源极导电层；
第二源极导电层，布置在所述层间源极导电层上；
单元蚀刻停止图案，穿过所述第二源极导电层；
单元叠层，包括交替布置在所述第二源极导电层上的导电层和层间绝缘层；
狭缝，穿过所述单元叠层和所述单元蚀刻停止图案；
第一电容器电极和第二电容器电极，布置在与所述单元蚀刻停止图案相同的水平上，所述第一电容器电极与所述第二电容器电极间隔开；
叠层，包括交替布置在所述第一电容器电极和所述第二电容器电极上的第一绝缘层和第二绝缘层；以及
第一接触插塞和第二接触插塞，穿过所述叠层并分别连接到所述第一电容器电极和所述第二电容器电极。
16.根据权利要求15所述的半导体存储器器件，其中所述单元蚀刻停止图案、所述第一电容器电极和所述第二电容器电极包括金属层。
17.根据权利要求15所述的半导体存储器器件，还包括：
第一源极叠层，将所述第一电容器电极***其中的第一沟槽被限定在所述第一源极叠层中；
第二源极叠层，将所述第二电容器电极***其中的第二沟槽被限定在所述第二源极叠层中；以及
源极隔离绝缘层，布置在所述第一源极叠层和所述第二源极叠层之间。
18.根据权利要求16所述的半导体存储器器件，其中所述金属层包括钨。
19.根据权利要求16所述的半导体存储器器件，其中所述第一源极叠层和所述第二源极叠层中的每个源极叠层包括：
源极牺牲层；
第二保护层，在所述源极牺牲层上；以及
第二源极导电层，在所述保护层上。
20.根据权利要求19所述的半导体存储器器件，其中所述第二源极导电层被所述第一沟槽和所述第二沟槽之中与所述第二源极导电层对应的沟槽穿透。
21.一种制造半导体存储器器件的方法，所述方法包括：
形成源极叠层；
形成穿过所述源极叠层的上部部分的沟槽；
在所述沟槽内部形成电容器电极；
在所述源极叠层上交替堆叠第一材料层和第二材料层；以及
形成穿过所述第一材料层和所述第二材料层并且连接到所述电容器电极的接触插塞。
22.根据权利要求21所述的方法，其中所述电容器电极包括钨。
23.根据权利要求21所述的方法，还包括：
形成在与所述源极叠层同一水平处、与所述源极叠层间隔开的预备单元源极叠层；
形成穿过所述预备单元源极叠层的上部部分的单元沟槽；
形成填充所述单元沟槽的单元蚀刻停止图案；
在所述预备单元源极叠层上交替堆叠第一材料层和第二材料层；
形成穿过所述第一材料层和所述第二材料层的单元插塞；
形成穿过所述第一材料层和所述第二材料层的狭缝；以及
通过所述狭缝用所述第三材料层替换所述第二材料层。
24.根据权利要求23所述的方法，其中所述预备单元源极叠层包括：
第一源极导电层；
源极牺牲层，在所述第一源极导电层上；以及
第二源极导电层，在所述源极牺牲层上，以及
所述方法还包括：
通过延伸所述狭缝以穿过所述单元蚀刻停止图案来暴露所述源极牺牲层；以及
用层间源极导电层替换所述源极牺牲层。
25.根据权利要求23所述的方法，其中同时形成所述电容器电极和所述单元蚀刻停止图案。
26.一种制造半导体存储器器件的方法，所述方法包括：
形成下部叠层，所述下部叠层包括第一源极导电层、源极牺牲层和第二源极导电层，所述源极牺牲层在所述第一源极导电层上，所述第二源极导电层在所述源极牺牲层上；
将所述下部叠层分离成预备单元源极叠层和源极叠层；
形成穿过所述源极叠层的所述第二源极导电层的沟槽和穿过所述预备单元源极叠层的所述第二源极导电层的单元沟槽；
在所述单元沟槽内部形成单元蚀刻停止图案，同时在所述沟槽内部形成电容器电极；
在所述预备单元源极叠层和所述源极叠层上交替堆叠多个第一材料层和多个第二材料层；以及
形成穿过所述多个第一材料层和所述多个第二材料层并且连接到所述电容器电极的接触插塞。
27.根据权利要求26所述的方法，其中所述电容器电极和所述单元蚀刻停止图案包括导电材料，所述导电材料与所述第二源极导电层相比对于所述多个第一材料层和所述多个第二材料层具有更高蚀刻选择性。
28.根据权利要求26所述的方法，其中所述电容器电极和所述单元蚀刻停止图案包括金属层。
29.根据权利要求26所述的方法，还包括：
形成穿过所述多个第一材料层、所述多个第二材料层、所述预备单元源极叠层的所述第二源极导电层和所述源极牺牲层，并延伸到所述第一源极导电层中的沟道孔；
在所述沟道孔的表面上形成单元存储器层；
在所述沟道孔中的所述单元存储器层上形成单元插塞；
通过穿过所述多个第一材料层和所述多个第二材料层来形成暴露所述单元蚀刻停止图案的狭缝；
通过所述狭缝使用多个第三材料层替换所述多个第二材料层；
通过延伸所述狭缝以穿过所述单元蚀刻停止图案来暴露所述预备单元源极叠层的所述源极牺牲层；
去除所述预备单元源极叠层的所述源极牺牲层以暴露所述单元存储器层；
去除所述单元存储器层的暴露区域以暴露所述沟道结构；以及
形成与所述沟道结构的暴露区域接触，并且被布置在所述预备单元源极叠层的所述第一源极导电层和所述第二源极导电层之间的层间源极导电层。
30.根据权利要求28所述的方法，其中所述金属层包括钨。
CN202211404236.2A 2022-03-14 2022-11-10 半导体存储器器件以及制造该半导体存储器器件的方法 Pending CN116761429A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0031399 2022-03-14
KR1020220031399A KR20230134281A (ko) 2022-03-14 2022-03-14 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN116761429A true CN116761429A (zh) 2023-09-15

Family

ID=87931572

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211404236.2A Pending CN116761429A (zh) 2022-03-14 2022-11-10 半导体存储器器件以及制造该半导体存储器器件的方法

Country Status (3)

Country Link
US (1) US20230292501A1 (zh)
KR (1) KR20230134281A (zh)
CN (1) CN116761429A (zh)

Also Published As

Publication number Publication date
KR20230134281A (ko) 2023-09-21
US20230292501A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
US8987803B2 (en) Three dimensional semiconductor memory devices and methods of manufacturing the same
US11706926B2 (en) Method of manufacturing a semiconductor memory device
US11302626B2 (en) Semiconductor memory device having capacitor spaced apart from a gate stack structure
US11257843B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US11195851B2 (en) Semiconductor memory device
US20200161327A1 (en) Semiconductor device and method of manufacturing the same
US11056500B2 (en) Semiconductor memory device
US11217523B2 (en) Semiconductor memory device and manufacturing method thereof
US20230292501A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
CN113629058A (zh) 半导体存储器装置和制造该半导体存储器装置的方法
US20230389315A1 (en) Semiconductor memory device and method of manufacturing the same
US20230328983A1 (en) Semiconductor memory device and manufacturing method of a semiconductor memory device
US20240074190A1 (en) Semiconductor device
US20230380162A1 (en) Semiconductor memory device
US20220367506A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20240074189A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20240081060A1 (en) Semiconductor memory device and method of manufacturing the same
CN113161364B (zh) 半导体存储器装置及其制造方法
US20240032292A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
CN116896896A (zh) 半导体存储器设备和半导体存储器设备的制造方法
JP2023113552A (ja) 半導体メモリ装置及びその製造方法
CN116940121A (zh) 半导体存储器装置
CN115715090A (zh) 半导体存储器装置及制造半导体存储器装置的方法
KR20220167691A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN113851478A (zh) 半导体存储器装置以及制造该半导体存储器装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination