KR20060062602A - 엠아이엠 캐패시터 어레이 연결구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 엠아이엠 캐패시터 어레이 연결구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수개의 엠아이엠 캐패시터 어레이 연결시 공통의 금속배선, 하부전극, 및 유전체막을 형성하고 그 상부에 복수개의 엠아이엠 캐패시터를 나란히 형성함으로써 기생캐패시터의 발생을 감소시키고 면적소모를 감소시키는 기술이다. 이를 위해, 본 발명의 엠아이엠 캐패시터 어레이 연결구조는 금속물질로 형성된 금속배선과, 상기 금속배선 상부에 소정 두께로 형성되되, 상기 복수개의 엠아이엠 캐패시터를 포함할 수 있는 너비의 트렌치를 포함하여 형성된 하부전극과, 상기 하부전극의 상부에 소정 두께로 형성된 유전체막과, 상기 유전체막의 상부 중 상기 트렌치 내에 소정의 간격을 두고 형성되는 상기 복수개의 엠아이엠 캐패시터를 포함하여 구성함을 특징으로 한다.
Description
도 1은 종래의 엠아이엠 캐패시터의 단면도.
도 2는 도 1의 엠아이엠 캐패시터의 세부 단면도.
도 3은 도 2의 엠아이엠 캐패시터의 어레이 연결구조의 단면도.
도 4는 도 3의 엠아이엠 캐패시터 어레이 연결구조의 정면도.
도 5는 본 발명의 실시예에 따른 엠아이엠 캐패시터의 어레이 연결구조의 단면도.
도 6은 도 5의 엠아이엠 캐패시터 어레이 연결구조의 정면도.
본 발명은 엠아이엠 캐패시터 어레이 연결구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수개의 엠아이엠 캐패시터 어레이 연결시 공통의 금속배선, 하부전극, 및 유전체막을 형성하고 그 상부에 복수개의 엠아이엠 캐패시터를 나란히 형성함으로써 기생캐패시터의 발생을 감소시키고 면적소모를 감소시키는 기술이다.
일반적으로, 캐패시터는 전하를 저장하고, 반도체 소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체 소자가 고집적화 되어짐에 따라 단위셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(capacitance)은 약간씩 증가하는 것이 일반적인 경향이다.
특히, 높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resista nce amp; Capacitance)을 갖고 있어, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
도 1은 종래의 MIM 캐패시터의 단면도이다.
종래의 MIM 캐패시터는 금속배선(10)의 상부에 식각정지막(11) 및 하드마스크막(20)이 순차적으로 적층되되, 캐패시터가 형성될 영역의 식각정지막(11) 및 하드마스크막(20)을 제거하고 그 상부에 하부전극(12)과 유전체막(13)을 순차적으로 적층하되, 트렌치타입으로 형성한다. 유전체막(13)의 상부에 소정 크기의 상부전극(14)과 캐핑레이어(15)가 순차적으로 증착되고, 상부전극(14)과 접속되는 비아콘택플러그(16)가 형성되며, 비아콘택플러그(16)의 상부에 식각정지막(18) 및 금속배선(19)이 형성된다.
도 2는 도 1의 MIM 캐패시터의 세부 단면도로서, 하나의 MIM만을 나타내고 있고, 도 3은 2개의 MIM 캐패시터의 어레이 연결구조를 나타낸다.
도 3에 도시한 바와 같이, 공통의 금속배선(10) 상에 2개의 MIM 캐패시터(MIM1, MIM2)를 개별적으로 형성한다. 이때, 상부전극(14)과 유전체막(13) 사이의 "P" 영역에 기생캐패시턴스가 발생되는데, 도 3과 같이, 하나의 MIM 캐패시터마다 2개의 "P"영역을 가지므로 복수개의 MIM 캐패시터를 어레이 연결하는 경우 그 수에 따라 "P"영역수가 증가하여 기생캐패시턴스가 커지는 문제점이 있다.
또한, 도 3의 엠아이엠 캐패시터 어레이 연결구조의 정면도를 나타내는 도 4에 도시한 바와 같이, MIM 캐패시터의 각 상부전극간의 거리(A)가 멀게 형성되고 복수개의 MIM 캐패시터를 개별적으로 형성하는 경우 면적소모가 커지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 복수개의 엠아이엠 캐패시터 어레이 연결시 공통의 금속배선, 하부전극, 및 유전체막을 형성하고 그 상부에 복수개의 엠아이엠 캐패시터를 나란히 형성함으로써 기생캐패시터의 발생을 감소시키고 면적소모를 감소시키는데 있다.
상기 과제를 달성하기 위한 본 발명의 엠아이엠 캐패시터 어레이 연결구조는, 복수개의 엠아이엠 캐패시터를 병렬연결하는 엠아이엠 캐패시터 어레이 연결 구조에 있어서, 금속물질로 형성된 금속배선과, 상기 금속배선 상부에 소정 두께로 형성되되, 상기 복수개의 엠아이엠 캐패시터를 포함할 수 있는 너비의 트렌치를 포함하여 형성된 하부전극과, 상기 하부전극의 상부에 소정 두께로 형성된 유전체막과, 상기 유전체막의 상부 중 상기 트렌치 내에 소정의 간격을 두고 형성되는 상기 복수개의 엠아이엠 캐패시터를 포함하여 구성함을 특징으로 한다.
또한, 본 발명의 실시예에 따른 엠아이엠 캐패시터의 제조방법은, (a) 다마신(damascene)공정을 통해 복수개의 엠아이엠 캐패시터를 수용가능한 크기의 공통금속배선을 형성하는 공정과, (b) 상기 공통금속배선의 상부에 소정 두께의 식각 정지막 및 하드마스크막을 증착하고, 식각공정을 통해 상기 복수개의 엠아이엠 캐패시터를 수용가능한 크기만큼 상기 식각 정지막을 제거하여 상기 공통금속배선의 상부가 노출되도록 하는 공정과, (c) 상기 공통금속배선과 상기 하드마스크막의 상부에 하부전극과 유전체막을 순차적으로 증착하는 공정과, (d) 상기 유전체막 상부에 상부전극용 도전물질과 캐핑레이어용 물질을 순차적으로 증착하고, 상기 복수개의 엠아이엠 캐패시터의 각각의 상부전극과 캐핑레이어를 소정 간격을 두고 병렬로 패터닝하기 위한 포토레지스트(Photo resist: PR)를 증착하는 공정과, (e) 상기 포토레지스트에 따라 식각공정을 통해 상기 상부전극과 상기 캐팽레어를 형성하여 상기 복수개의 엠아이엠 캐패시터를 형성하는 공정을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 엠아이엠 캐패시터의 어레이 연결구조의 단면도이다.
본 발명의 실시예에 따른 엠아이엠 캐패시터의 어레이 구조는 공통의 금속배선(100) 상에 소정 두께의 식각 정지막(101)과 하드마스크막(106)을 증착한 후, 어레이 연결할 엠아이엠 캐패시터의 개수에 따라 그 폭이 결정된 트렌치를 형성하고 트렌치 내에 복수개의 엠아이엠 캐패시터 MIM1, MIM2를 나란히 형성한다. 이때, 복수개의 엠아이엠 캐패시터 MIM1, MIM2는 유전체막(103)의 상부에 상부전극(104) 및 캐핑레이어(105)를 순차적으로 적층하여 형성한다.
이때, 상부전극(104), 하부전극(102), 및 금속배선(100)은 알루미늄(Al), 텅스텐(W), 구리(Cu), 탄탈륨 나이트라이드(TaN), 탄탈륨(Ta), 및 티타늄 나이트라이드(TiN), 크로늄니켈(NiCr), 아이런 실리사이드(FeSi) 등을 이용하여 형성되고, 유전체막은 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 탄소(SiC), 실리콘 나이트라이드 탄소(SiNC), 및 실리콘 옥사이드(SiO2) 등의 물질을 이용하여 형성된다.
도 6은 도 5의 엠아이엠 캐패시터 어레이 연결구조의 정면도이다.
도 6에 도시한 바와 같이, 본 발명의 엠아이엠 캐패시터 어레이 연결구조는 공통의 금속배선(100), 공통의 하부전극(102), 공통의 유전체막(103)이 크기가 작 아지는 순서로 순차적으로 형성되고, 그 상부에 상부전극(104)만 분리되어 형성된다. 이때, 상부전극(104)간의 거리(B)는 종래의 도 4의 상부전극(14) 간의 거리(A)에 비하여 짧다. 따라서, 2개의 엠아이엠 캐패시터를 연결하더라도 종래에 비하여 그 면적소모가 적음을 알 수 있다.
이와같이, 복수개의 엠아이엠 캐패시터 어레이 연결시 기생캐패시턴스가 발생되는 "P"영역을 감소시켜 소자의 특성을 개선하고, 면적소모도 감소시킬 수 있다.
이하, 본 발명의 실시예에 따른 엠아이엠 캐패시터 어레이 구조의 제조방법을 설명한다.
먼저, 통상의 다마신(damascene)공정을 이용하여 공통금속배선(100)을 형성한 후, 공통금속배선(100)의 상부에 소정 두께의 식각 정지막(101) 및 하드마스크막(106)을 증착하고, 식각공정을 통해 복수개의 엠아이엠 캐패시터를 모두 수용 가능한 크기만큼 식각 정지막(101) 및 하드마스크막(106)을 제거하여 금속배선(100)이 노출되도록 한다.
그 후, 그 상부에 하부전극(102)과 유전체막(103)을 소정 두께로 순차적으로 증착하고, 그 상부에 상부전극(104)용 도전물질과 캐핑레이어(105)용 물질을 순차적으로 증착한다.
이어서, 소정의 간격을 갖는 복수개의 엠아이엠 캐패시터를 병렬로 형성하기 위한 포토 레지스트(Photo resist: PR)를 증착하고, 식각공정을 통해 각각의 엠아이엠 캐패시터의 상부전극(104)과 캐핑레이어(105)를 형성한다.
이와같이, 상부전극(104)과 캐핑레이어(105)가 적층된 복수개의 엠아이엠 캐패시터(MIM1, MIM2)가 병렬로 형성된다.
여기서, 다마신(damascene)공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 절연막질을 배선 모양으로 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 도전 물질을 채워넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing;CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
상기와 같은 다마신 공정은 싱글(single) 다마신공정과 듀얼(dual) 다마신 공정으로 나뉜다. 싱글 다마신 공정은 배선(100) 상에 비아 콘택 플러그(103, 104)를 순차적으로 형성하는 방식이고, 듀얼 다마신 공정은 트렌치 식각시에 비아홀을 동시에 형성하는 방법이다.
특히, 듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다. 그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면, 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.
이상에서 살펴본 바와 같이, 본 발명은 복수개의 엠아이엠 캐패시터 어레이 연결시 공통의 금속배선, 하부전극, 및 유전체막을 형성하고 그 상부에 복수개의 엠아이엠 캐패시터를 나란히 형성함으로써, 기생캐패시턴스를 감소시켜 소자의 특성을 향상시키고 면적소모를 감소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 복수개의 엠아이엠 캐패시터를 병렬연결하는 엠아이엠 캐패시터 어레이 연결 구조에 있어서,금속물질로 형성된 금속배선;상기 금속배선 상부에 소정 두께로 형성되되, 상기 복수개의 엠아이엠 캐패시터를 포함할 수 있는 너비의 트렌치를 포함하여 형성된 하부전극;상기 하부전극의 상부에 소정 두께로 형성된 유전체막; 및상기 유전체막의 상부 중 상기 트렌치 내에 소정의 간격을 두고 형성되는 상기 복수개의 엠아이엠 캐패시터를 포함하여 구성함을 특징으로 하는 엠아이엠 캐패시터의 어레이 연결구조.
- 제 1항에 있어서, 상기 복수개의 엠아이엠 캐패시터는,상기 유전체막의 상부에 소정 크기로 형성되는 상부전극; 및상기 상부전극의 상부에 상기 상부전극과 동일크기로 형성되는 캐핑레이어를 구비함을 특징으로 하는 엠아이엠 캐패시터의 어레이 연결구조.
- 제 1항에 있어서, 상기 상부전극 및 상기 하부전극은 알루미늄(Al), 텅스텐(W), 구리(Cu), 탄탈륨 나이트라이드(TaN), 탄탈륨(Ta), 및 티타늄 나이트라이드(TiN), 크로늄니켈(NiCr), 아이런 실리사이드(FeSi) 중에서 어느 하나의 물질로 구 성됨을 특징으로 하는 엠아이엠 캐패시터의 어레이 연결구조.
- 제 1항에 있어서, 상기 유전체막은 실리콘 나이트라이드(SiN), 실리콘산화 나이트라이드(SiON), 실리콘 탄소(SiC), 실리콘 나이트라이드 탄소(SiNC), 및 실리콘옥사이드(SiO2) 중에서 어느 하나의 물질로 구성됨을 특징으로 하는 엠아이엠 캐패시터의 어레이 연결구조.
- (a) 다마신(damascene)공정을 통해 복수개의 엠아이엠 캐패시터를 수용가능한 크기의 공통금속배선을 형성하는 공정;(b) 상기 공통금속배선의 상부에 소정 두께의 식각 정지막 및 하드마스크막을 증착하고, 식각공정을 통해 상기 복수개의 엠아이엠 캐패시터를 수용가능한 크기만큼 상기 식각 정지막을 제거하여 상기 공통금속배선의 상부가 노출되도록 하는 공정;(c) 상기 공통금속배선과 상기 하드마스크막의 상부에 하부전극과 유전체막을 순차적으로 증착하는 공정;(d) 상기 유전체막 상부에 상부전극용 도전물질과 캐핑레이어용 물질을 순차적으로 증착하고, 상기 복수개의 엠아이엠 캐패시터의 각각의 상부전극과 캐핑레이어를 소정 간격을 두고 병렬로 패터닝하기 위한 포토레지스트(Photo resist: PR)를 증착하는 공정; 및(e) 상기 포토레지스트에 따라 식각공정을 통해 상기 상부전극과 상기 캐팽레어를 형성하여 상기 복수개의 엠아이엠 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터의 어레이 제조방법.
- 제 5항에 있어서, 상기 상부전극용 도전물질 및 상기 하부전극용 도전물질은 알루미늄(Al), 텅스텐(W), 구리(Cu), 탄탈륨 나이트라이드(TaN), 탄탈륨(Ta), 또는 티타늄 나이트라이드(TiN)중에서 어느 하나의 물질로 형성됨을 특징으로 하는 엠아이엠 캐패시터의 어레이 제조방법.
- 제 5항에 있어서, 상기 유전체막은 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 탄소(SiC), 실리콘 나이트라이드 탄소(SiNC), 및 실리콘 옥사이드(SiO2) 중에서 어느 하나의 물질로 형성됨을 특징으로 하는 엠아이엠 캐패시터의 어레이 제조방법.
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| KR1020040101498A KR20060062602A (ko) | 2004-12-04 | 2004-12-04 | 엠아이엠 캐패시터 어레이 연결구조 및 그 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925092B1 (ko) * | 2007-12-26 | 2009-11-06 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 |
| US11929317B2 (en) | 2020-12-07 | 2024-03-12 | Macom Technology Solutions Holdings, Inc. | Capacitor networks for harmonic control in power devices |
-
2004
- 2004-12-04 KR KR1020040101498A patent/KR20060062602A/ko not_active Application Discontinuation
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