KR20210100235A - 반도체 메모리 장치 - Google Patents

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김영기
성상현
오성래
전병현
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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 복수의 로우 라인들을 포함하는 메모리 칩의 일면에 배치되며 상기 로우 라인들에 각각 연결되는 복수의 제1 패드들;및 상기 메모리 칩의 일면과 본딩되는 회로 칩의 일면에 배치되고 상기 회로 칩의 패스 트랜지스터들에 각각 연결되며 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들;을 포함할 수 있다. 상기 제2 패드들은 상기 패스 트랜지스터들의 피치와 동일한 피치를 가지고 상기 패스 트랜지스터들에 정렬될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 메모리 칩과 회로 칩이 본딩되는 구조의 반도체 메모리 장치에 관한 것이다.
메모리 셀 어레이와 이를 제어하는 로직 회로를 별도의 칩에 제작하고, 메모리 셀 어레이가 마련된 메모리 칩과 로직 회로가 마련된 회로 칩을 본딩하여 반도체 메모리 장치를 제작하는 기술이 제안되었다.
본 발명의 실시예들은 반도체 메모리 장치의 사이즈를 줄여 줄 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 복수의 로우 라인들을 포함하는 메모리 칩의 일면에 배치되며 상기 로우 라인들에 각각 연결되는 복수의 제1 패드들;및 상기 메모리 칩의 일면과 본딩되는 회로 칩의 일면에 배치되고 상기 회로 칩의 패스 트랜지스터들에 각각 연결되며 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들;을 포함할 수 있다. 상기 제2 패드들은 상기 패스 트랜지스터들의 피치와 동일한 피치를 가지고 상기 패스 트랜지스터들에 정렬될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 칩 및 상기 메모리 칩 상에 본딩된 회로 칩을 포함할 수 있다. 상기 메모리 칩은 메모리 셀 어레이, 상기 메모리 셀 어레이의 로우 라인들에 각각 연결되는 복수의 제1 패드들이 마련된 제1 패드 레이어를 포함할 수 있다. 상기 회로 칩은 복수의 패스 트랜지스터들, 상기 패스 트랜지스터들에 각각 연결되고 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들이 마련된 제2 패드 레이어를 포함할 수 있다. 상기 제2 패드들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결되며 서로 다른 길이로 돌출되는 계단부들을 구비하는 로우 라인들을 포함하며 일면에 상기 계단부들에 연결되는 복수의 제1 패드들이 마련된 메모리 칩; 및 복수의 패스 트랜지스터들을 포함하며 상기 메모리 칩의 일면과 본딩되는 일면에 상기 패스 트랜지스터들에 연결되고 상기 제1 패드들에 본딩되는 복수의 제2 패드들이 마련된 회로 칩;을 포함할 수 있다. 상기 제1 패드들은 상기 계단부들의 피치와 동일한 피치를 가지고 상기 계단부들에 정렬될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 칩 및 상기 메모리 칩 상에 적층된 회로 칩을 포함할 수 있다. 상기 메모리 칩은 제1 기판 상에 층간절연층들과 교대로 적층되며 서로 다른 길이로 돌출된 계단부들을 구비하는 로우 라인들과, 상기 계단부들에 각각 연결되는 복수의 제1 패드들이 마련된 제1 패드 레이어를 포함할 수 있다. 상기 회로 칩은 제2 기판 상에 마련된 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들에 연결되고 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들이 마련된 제2 패드 레이어를 포함할 수 있다. 상기 제1 패드들 각각은 자신과 연결되는 계단부의 피치 내에 배치될 수 있다.
본 발명의 실시예들에 의하면, 패드 레이어의 효율적인 활용이 가능해지므로 반도체 메모리 장치의 사이즈 축소에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 패스 트랜지스터들의 배치를 나타낸 레이아웃도이다.
도 5는 도 4에 제1,제2 패드들을 추가적으로 도시한 레이아웃도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 7은 도 6의 일부 패스 트랜지스터들 및 이들에 연결되는 제1,제2 패드들을 나타낸 레이아웃도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 구조를 나타낸 레이아웃도이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 패드 프리 존을 예시적으로 나타낸 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Lines) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다. 로우 라인들(RL)에 동작 전압을 전달하기 위하여 로우 디코더(121)는 로우 라인들(RL)에 연결되는 복수의 패스 트랜지스터들을 구비할 수 있다. 선택된 메모리 블록의 워드 라인들에 고전압의 동작 전압(X_V)이 제공될 수 있다. 고전압을 전달하기 위하여 패스 트랜지스터들은 고전압 트랜지스터로 구성될 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면과 직교하는 방향을 제1 방향(FD)으로 정의하고, 기판의 상부면과 평행하면서 서로 교차되는 두 방향을 각각 제2 방향(SD) 및 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 메모리 칩과 회로 칩의 적층 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 배열 방향에 해당할 수 있고, 제3 방향(TD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제1 방향(FD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제3 방향(TD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제1 방향(FD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제1 방향(FD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL) 각각은 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL) 각각은 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다. 반도체 메모리 장치는 페이지 단위로 독출 동작을 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이고, 도 4는 도 3에 도시된 반도체 메모리 장치의 패스 트랜지스터들의 배치를 나타낸 레이아웃도이고, 도 5는 도 4에 제1,제2 패드들을 추가적으로 도시한 레이아웃도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 칩(MC) 및 메모리 칩(MC) 상에 적층된 회로 칩(PC)을 포함할 수 있다. 반도체 메모리 장치(100)는 POC(Peripheral Over Cell) 구조를 가질 수 있다.
메모리 칩(MC)은 제1 기판(10) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator)막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
전극층들(20)은 로우 라인들을 구성할 수 있다. 전극층들(20) 중에서 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있다. 전극층들(20) 중에서 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들을 구성할 수 있다.
반도체 메모리 장치(100)는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 영역(CAR)과 연결 영역(CNR)이 제2 방향(SD)을 따라서 배치될 수 있다. 셀 영역(CAR)에 전극층들(20) 및 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있고, 워드 라인들이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들은 메모리 셀 어레이를 구성할 수 있다. 셀 영역(CAR)은 메모리 셀 어레이가 위치하는 영역으로 정의될 수 있다.
전극층들(20)은 셀 영역(CAR)으로부터 연결 영역(CNR)을 향해 제2 방향(SD)을 따라서 서로 다른 길이로 연장될 수 있고, 연결 영역(CNR)에서 전극층들(20) 각각은 그것의 상부에 위치하는 다른 전극층들보다 돌출되는 계단부(SP)를 가질 수 있다. 전극층들(20)의 계단부들(SP)에 의해 계단 구조가 구성될 수 있다.
연결 영역(CNR)은 복수의 계단 영역들(SR) 및 복수의 버퍼 영역들(BR)로 구분될 수 있다. 계단 영역들(SR)에 전극층들(20)의 계단부들(SP)이 위치할 수 있다. 계단 영역들(SR)은 제2 방향(SD)을 따라서 배치될 수 있다. 버퍼 영역(BR)은 이웃하는 계단 영역들(SR) 사이에 배치될 수 있다. 복수의 계단 영역들(SR) 및 복수의 버퍼 영역들(BR)이 제2 방향(SD)을 따라서 교대로 배치될 수 있다.
제1 기판(10) 상에 제1 절연층(30)이 마련되어 교대로 적층된 전극층들(20) 및 층간절연층들(22), 그리고 수직 채널들(CH)을 덮을 수 있다. 제1 절연층(30)의 상부면은 회로 칩(PC)과 본딩되는 메모리 칩(MC)의 일면을 구성할 수 있다. 제1 절연층(30) 내부에 복수의 메탈 레이어들(ML1a,ML2a)이 마련될 수 있다. 제1 절연층(30)의 상부면에 제1 패드 레이어(PL1)가 마련될 수 있다. 메탈 레이어(ML2a)는 메탈 레이어(ML1a)의 상부에 배치될 수 있고, 제1 패드 레이어(PL1)는 메탈 레이어(ML2a)의 상부에 배치될 수 있다.
메탈 레이어(ML1a)에 복수의 비트 라인들(BL) 및 복수의 배선들(W1a)이 마련될 수 있다. 비트 라들(BL)은 셀 영역(CAR)에 배치될 수 있다. 비트 라인(BL) 하부에 비트 라인 컨택(BLC)이 마련되어 비트 라인(BL)과 수직 채널(CH)을 연결할 수 있다. 배선(W1a) 하부에 컨택(41)이 마련되어 배선(W1a)과 전극층(20)의 계단부(SP)를 연결할 수 있다.
메탈 레이어(ML2a)에 복수의 배선들(W2a)이 마련될 수 있다. 각 배선(W2a) 하부에 컨택(42)이 마련되어 배선(W2a)과 배선(W1a)을 연결할 수 있다. 제1 패드 레이어(PL1)에 복수의 제1 패드들(PAD1)이 마련될 수 있다. 각 제1 패드(PAD1) 하부에 컨택(43)이 마련되어 제1 패드(PAD1)와 배선(W2a)을 연결할 수 있다. 도 3은 메모리 칩(MC)에 마련된 전극층들(20)이 회로 칩(PC)에 마련된 패스 트랜지스터들(PTR)에 접속되는 구조를 나타낸 것으로, 제1 패드(PAD1)는 배선들(W1a,W2a) 및 컨택들(41-43)을 통해서 전극층들(20)의 계단부들(SP)의 하나에 연결될 수 있다.
도 3 및 도 4를 참조하면, 제2 기판(12)의 연결 영역(CNR)에 소자분리막(12A)이 마련되어 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT)은 제2 방향(SD) 및 제3 방향(TD)을 따라서 배열될 수 있다. 기판(12) 상에 제2 방향(SD)으로 활성 영역(ACT)을 가로지르는 게이트(G)가 마련될 수 있고, 게이트(G) 양측 활성 영역(ACT)에 드레인 영역(D) 및 소스 영역(S)이 마련될 수 있다. 활성 영역들(ACT) 각각에 게이트(G) 및 게이트(G) 양측 드레인 영역(D) 및 소스 영역(S)으로 이루어진 패스 트랜지스터(PTR)가 마련될 수 있다. 제2 방향(SD) 및 제3 방향(TD)을 따라서 배열되는 활성 영역들(ACT)의 배열 구조에 대응하여, 패스 트랜지스터들(PTR)은 제2 방향(SD) 및 제3 방향(TD)을 따라서 배열될 수 있다.
제2 방향(SD)으로 이웃하는 패스 트랜지스터들(PTR) 사이에 제1 경계(B1)가 정의될 수 있다. 제1 경계(B1)는 제2 방향(SD)으로 이웃하는 패스 트랜지스터들(PTR) 간을 분리하는 소자분리막(12A)의 중심선에 해당할 수 있다. 본 명세서에서, 중심선은 구성 요소의 폭 중심을 따라서 연장되는 선 또는 구성 요소들 사이의 이격 거리의 중심을 따라서 연장되는 선을 의미할 수 있다.
제2 방향(SD)으로 이웃하는 제1 경계들(B1) 사이의 이격 거리는 패스 트랜지스터들(PTR)의 제2 방향(SD) 피치로 정의될 수 있다. 패스 트랜지스터들(PTR)의 제2 방향(SD) 피치는 P1의 크기를 가질 수 있다.
제3 방향(TD)으로 이웃하는 패스 트랜지스터들(PTR) 사이에 제2 경계(B2)가 정의될 수 있다. 제2 경계(B2)는 제3 방향(TD)으로 이웃하는 패스 트랜지스터들(PTR)을 분리하는 소자분리막(12A)의 중심선에 해당할 수 있다. 제3 방향(TD)으로 이웃하는 제2 경계들(B2) 사이의 이격 거리는 패스 트랜지스터들(PTR)의 제3 방향(TD) 피치로 정의될 수 있다. 패스 트랜지스터들(PTR)의 제3 방향(TD) 피치는 P2의 크기를 가질 수 있다.
제2 방향(SD)으로 이웃하는 2개의 제1 경계들(B1) 및 제3 방향(TD)으로 이웃하는 2개의 제2 경계들(B2)에 의해 단위 영역(UA)이 정의될 수 있다. 단위 영역(UA)의 제2 방향(SD) 길이는 P1일 수 있고, 단위 영역(UA)의 제3 방향(TD) 길이는 P2일 수 있다. 각 단위 영역(UA)에 하나의 패스 트랜지스터(PTR)가 배치될 수 있다. 단위 영역(UA)은 하나의 패스 트랜지스터(PTR)의 배치에 사용되는 영역으로 정의될 수 있다.
도 3을 다시 참조하면, 제2 기판(12) 상에 제2 절연층(50)이 마련되어 패스 트랜지스터들(PTR)을 덮을 수 있다. 제2 절연층(50)의 상부면은 메모리 칩(MC)과 본딩되는 회로 칩(PC)의 일면을 구성할 수 있다. 제2 절연층(50) 내부에 복수의 메탈 레이어들(ML1b-ML3b)이 마련될 수 있다. 제2 절연층(50)의 상부면에 제2 패드 레이어(PL2)가 마련될 수 있다. 메탈 레이어(ML2b)는 메탈 레이어(ML1b)의 상부에 배치될 수 있고, 메탈 레이어(ML3b)는 메탈 레이어(ML2b)의 상부에 배치될 수 있다. 제2 패드 레이어(PL2)는 메탈 레이어(ML3b)의 상부에 배치될 수 있다.
메탈 레이어(ML1b)에 복수의 배선들(W1b)이 마련될 수 있다. 각 배선(W1b) 하부에 컨택(61)이 마련되어 배선(W1b)과 패스 트랜지스터(PTR)의 소스 영역(S)을 연결할 수 있다. 메탈 레이어(ML2b)에 복수의 배선들(W2b)이 마련될 수 있다. 각 배선(W2b) 하부에 컨택(62)이 마련되어 배선(W2b)과 배선(W1b)을 연결할 수 있다. 메탈 레이어(ML3b)에 복수의 배선들(W3b)이 마련될 수 있다. 각 배선(W3b) 하부에 컨택(63)이 마련되어 배선(W3b)과 배선(W2b)을 연결할 수 있다.
제2 패드 레이어(PL2)에 복수의 제2 패드들(PAD2)이 마련될 수 있다. 각 제2 패드(PAD2) 하부에 컨택(64)이 마련되어 제2 패드(PAD2)와 배선(W3b)을 연결할 수 있다. 제2 패드들(PAD2) 각각은 배선들(W1b,W2b,W3b) 및 컨택들(61-64)을 통해서 패스 트랜지스터들(PTR)의 하나의 소스 영역(S)에 연결될 수 있다. 제1 패드들(PAD1)과 제2 패드들(PAD2)이 서로 대응하는 것끼리 서로 연결되도록 메모리 칩(MC)과 회로 칩(PC)이 서로 본딩될 수 있다.
패스 트랜지스터들(PTR)은 고전압 트랜지스터로 구성될 수 있다. 패스 트랜지스터들(PTR)를 구성하는 고전압 트랜지스터는 고전압을 견딜 수 있도록 저전압 트랜지스터보다 더 넓은 면적을 필요로 한다. 즉, 고전압을 전달하기 위하여 패스 트랜지스터들(PTR)은 큰 사이즈로 제작되어야 한다.
제2 방향(SD)에서 계단부(SP)의 피치는 제2 방향(SD)에서 패스 트랜지스터들(PTR)의 피치(P1) 보다 작을 수 있다. 예시적으로, 제2 방향(SD)에서 전극층들(20)의 계단부(SP)의 피치는 제1 크기(L1)를 가질 수 있고, 이는 P1보다 작은 값일 수 있다.
계단부(SP)의 피치(L1)와 패스 트랜지스터들(PTR)의 피치(P1) 간 크기 차이로 인하여, 계단부(SP)와 패스 트랜지스터(PTR)의 소스 영역(S)이 제1 방향(FD)으로 서로 중첩되지 않을 수 있다. 제1 방향(FTD)으로 서로 중첩되지 않는 계단부(SP)와 패스 트랜지스터(PTR)의 소스 영역(S)을 연결하기 위해서, 메모리 칩(MC)의 메탈 레이어들(M1a,M2a)의 적어도 하나에 마련된 배선들(W1a,W2a)은 제2 방향(SD) 및 제3 방향(TD)에 의해 정의되는 평면과 나란한 방향으로 신장되는 재배선으로 이루어질 수 있다. 도 3은 메탈 레이어(M1a)의 배선들(W1a)이 재배선으로 이루어진 경우를 나타낸다.
도 3 및 도 5를 참조하면, 제2 패드들(PAD2)은 패스 트랜지스터들(PTR)과 동일한 피치를 가지고 패스 트랜지스터들(PTR)에 정렬될 수 있다. 제2 패드들(PAD2) 각각은 자신과 연결되는 패스 트랜지스터(PTR)의 피치 내에 배치될 수 있다.
제2 패드들(PAD2)과 마찬가지로, 제1 패드들(PAD1)도 패스 트랜지스터들(PTR)과 동일한 피치를 가지고 패스 트랜지스터들(PTR)에 정렬될 수 있다. 제1 패드들(PAD1) 각각은 자신과 연결되는 패스 트랜지스터(PTR)의 피치 내에 배치될 수 있다. 제2 방향(SD) 및 제3 방향(TD)을 따라서 일정한 피치로 배열되는 패스 트랜지스터들(PTR)와 마찬가지로, 제1,제2 패드들(PAD1,PAD2)도 제2 방향(SD) 및 제3 방향(TD)을 따라서 일정한 피치로 배열될 수 있다.
전술한 제2 패드들(PAD2)의 배치는, 패스 트랜지스터들(PTR)과 제2 패드들(PAD2) 사이를 잇는 배선들(W1b,W2b,W3b)의 길이를 단축시키는 것을 가능하게 할 뿐만 아니라, 배선들(W1b,W2b,W3b) 및 컨택들(61-64)의 균일한 분포를 가능케 한다. 예시적으로, 패스 트랜지스터(PTR)와 제2 패드(PAD2)를 연결하는 배선들(W1b,W2b,W3b) 및 컨택들(61-64)은 자신과 연결되는 패스 트랜지스터(PTR)의 피치 내에 배치될 수 있다. 배선들(W1b,W2b,W3b) 각각은 패스 트랜지스터(PTR)의 단일 피치 내에 배치 가능하도록 짧은 길이를 가질 수 있다. 동일한 구조의 배선들(W1b,W2b,W3b) 및 컨택들(61-64)이 패스 트랜지스터(PTR)의 피치마다 제공될 수 있으며, 이에 따라 배선들(W1b,W2b,W3b) 및 컨택들(61-64)은 균일한 분포를 이룰 수 있다.
제조 공정에 있어서 제조 단계들의 수를 줄이는 것은 제조 시간 및 제조 비용을 줄이는데 있어서 매우 중요한 요인이다. 그리고, 제조 단계들을 줄이어 공정을 단순화함으로써 제조 공정 동안에 생성되는 불량을 줄일 수 있다. 본 실시예에 따르면, 회로 칩(PC)의 배선들(W1b-W3b)의 길이를 짧게 구성하는 것이 가능하므로 배선들(W1b-W3b)의 배치에 필요한 면적을 줄일 수 있고 회로 칩(PC)의 메탈 레이어의 개수를 줄이는데 기여할 수 있다. 따라서, 메탈 레이어 형성에 필요한 제조 단계를 줄이어 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정을 단순화하여 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
제1,제2 패드 레이어(PL1,PL2)에서 제1,제2 패드들(PL1,PL2)이 배치되지 아니한 영역은 패드 프리 존(FZ1)으로 정의될 수 있다. 패드 프리 존(FZ1)은 패스 트랜지스터들(PTR)과 비중첩될 수 있다. 패스 트랜지스터들(PTR)이 연결 영역(CNR)에만 배치되고 셀 영역(CAR)에 배치되지 아니하는 경우, 제1,제2 패드들(PAD1,PAD2)는 연결 영역(CNR)에만 배치되고 셀 영역(CAR)에 배치되지 않을 수 있다. 이러한 경우, 패드 프리 존(FZ1)은 셀 영역(CAR)에 마련될 수 있다.
패드 프리 존(FZ1)은 패드 이외에 반도체 메모리 장치에 필요한 엘리먼트들, 예를 들어 배선, 쉴드 패턴 및 캐패시터 등의 배치에 활용될 수 있다. 상기 엘리먼트들 중에서 상대적으로 넓은 연속적인 공간에 배치될 필요가 있는 엘리먼트가 있을 수 있다. 제1,제2 패드 레이어(PL1,PL2)의 활용 효율을 높이기 위해서는 상대적으로 넓은 연속적인 형태의 패드 프리 존(FZ1)이 제공되어야 할 것이다.
본 실시예와 다르게, 제1,제2 패드들(PAD1,PAD2)이 랜덤하고 불규칙적으로 배치되는 경우 패드 프리 존(FZ1)은 상대적으로 좁은 면적을 갖는 불연속적인 형태로 제공될 것이다. 이러한 경우, 넓은 연속적인 공간에 배치될 필요가 있는 엘리먼트를 패드 프리 존(FZ1)에 배치하는 것이 불가능할 것이다. 레이아웃 면적을 늘리거나 추가 레이어를 형성하면 상기 엘리먼트들의 배치가 가능하나, 레이아웃 면적을 늘리면 반도체 메모리 장치(100)의 사이즈가 커지게 되고, 추가 레이어를 형성하는 경우 제조 단계가 많아지게 되어 제조 시간 및 제조 비용이 늘어나게 되고 제조 공정 동안에 불량이 발생할 가능성이 커지게 될 것이다.
본 실시예에 따르면, 제1,제2 패드들(PAD1,PAD2)을 제2 방향(SD) 및 제3 방향(TD)을 따라서 일정한 피치로 배열되는 패스 트랜지스터(PTR)의 피치에 얼라인되도록 배치함으로써 제1,제2 패드 레이어(PL1,PL2)에 상대적으로 넓은 면적을 갖는 연속적인 형태의 패드 프리 존(FZ1)을 구성할 수 있다. 따라서, 상대적으로 넓은 연속적인 공간에 배치될 필요가 있는 엘리먼트를 패드 프리 존(FZ1)에 배치하는 것이 가능하게 되어, 상기 엘리먼트의 배치를 위해서 레이아웃 면적을 늘리거나 추가 레이어를 형성하지 않아도 될 것이다. 그러므로, 반도체 메모리 장치(100)의 사이즈 감소에 기여할 수 있고, 추가 레이어 형성에 필요한 제조 단계를 생략하여 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정을 단순화하여 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이고, 도 7은 도 6의 일부 패스 트랜지스터들 및 이들에 연결되는 제1,제2 패드들을 나타낸 레이아웃도이다. 간소화를 위하여, 도 3 내지 도 5를 참조로 하여 설명된 실시예와 동일한 구성에 대한 설명은 생략하고 차이점만을 설명할 것이다.
도 6 및 도 7을 참조하면, 제1 패드들(PAD1)은 계단부들(SP)과 동일한 피치를 가지고 계단부들(SP)에 정렬될 수 있다. 제1 패드들(PAD1) 각각은 자신과 연결되는 계단부(SP)의 피치(L1) 내에 배치될 수 있다. 제1 패드들(PAD1)은 계단 영역들(SR)에 배치되고, 버퍼 영역들(BR)에 배치되지 않을 수 있다.
제1 패드들(PAD1)과 마찬가지로, 제2 패드들(PAD2)도 계단부들(SP)과 동일한 피치를 가지고 계단부들(SP)에 정렬될 수 있다. 제2 패드들(PAD2) 각각은 자신과 연결되는 계단부(SP)의 피치(L1) 내에 배치될 수 있다. 제2 패드들(PAD2)은 계단 영역들(SR)에 배치되고, 버퍼 영역들(BR)에 배치되지 않을 수 있다.
제1 패드(PAD1)와 계단부(SP)를 연결하는 배선들(W1a-W2a) 및 컨택들(41-43)은 계단부(SP) 상에 제1 방향(FD)을 따라서 정렬될 수 있고, 계단부(SP)의 피치(L1) 내에 배치될 수 있다. 제1 패드들(PAD1)과 계단부들(SP)을 연결하는 배선들(W1a-W2a) 및 컨택들(41-43)은 계단 영역들(SR)에 배치되고, 버퍼 영역들(BR)에 배치되지 않을 수 있다.
메탈 레이어들(ML1a-ML2a)에서 배선들(W1a-W2a)이 배치되지 아니한 영역은 메탈 프리 존(FZ2)으로 정의될 수 있다. 메탈 프리 존(FZ2)은 버퍼 영역들(BR)과 제1 방향(FD)으로 중첩될 수 있다. 메탈 프리 존(FZ2)은 반도체 메모리 장치에 필요한 엘리먼트들, 예를 들어 배선, 쉴드 패턴 및 캐패시터 등의 배치에 활용될 수 있다.
계단부(SP)의 피치(L1)과 패스 트랜지스터들(PTR)의 피치(P1)간 크기 차이로 인하여, 계단부(SP)와 패스 트랜지스터(PTR)의 소스 영역(S)이 제1 방향(FD)으로 서로 중첩되지 않을 수 있다. 제1 방향(FTD)으로 서로 중첩되지 않는 계단부(SP)와 패스 트랜지스터(PTR)의 소스 영역(S)을 연결하기 위해서, 회로 칩(PC)의 제2 패드 레이어(PL2)에 재배선(RDL)이 마련될 수 있다. 재배선(RDL)의 일단부는 제2 패드(PAD2)에 연결될 수 있고, 재배선(RDL)의 타단부는 컨택(64)에 연결될 수 있다.
도 6 내지 도 7을 참조로 하여 설명된 실시예에 의하면, 재배선들(RDL)이 제2 패드 레이어(PL2)에 구성되므로 재배선들(RDL)의 배치를 위하여 메모리 칩(MC) 또는 회로 칩(PC)에 별도의 메탈 레이어를 구성할 필요가 없게 된다. 따라서, 메탈 레이어 형성에 필요한 제조 단계를 줄이어 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정을 단순화하여 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
제1,제2 패드 레이어(PL1,PL2)에서 제1,제2 패드들(PL1,PL2) 및 재배선들(RDL)이 배치되지 아니한 영역은 패드 프리 존(FZ1)으로 정의될 수 있다. 패드 프리 존(FZ1)은 패스 트랜지스터들(PTR)과 비중첩될 수 있다.
패스 트랜지스터(PTR)와 제2 패드(PAD2)를 연결하는 배선들(W1b,W2b,W3b) 및 컨택들(61-64)은 자신과 연결되는 패스 트랜지스터(PTR)의 피치 내에 배치될 수 있다. 배선들(W1b,W2b,W3b) 각각은 패스 트랜지스터(PTR)의 단일 피치 내에 배치 가능하도록 짧은 길이를 가질 수 있다. 동일한 구조의 배선들(W1b,W2b,W3b) 및 컨택들(61-64)이 패스 트랜지스터(PTR)의 피치마다 제공될 수 있으며, 이에 따라 배선들(W1b,W2b,W3b) 및 컨택들(61-64)은 균일한 분포를 이룰 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 8을 참조하면, 셀 영역(CAR)에 메모리 칩(MC)의 메모리 셀 어레이(110)가 배치될 수 있다. 연결 영역(CNR)에 회로 칩(PC)의 로우 디코더(121)가 배치될 수 있다. 로우 디코더(121)는 워드 라인들(WL)의 연장 방향과 수직한 방향, 즉 워드 라인들(WL)의 배열 방향인 제3 방향(TD)으로 연장되는 형상을 가지도록 배치될 수 있다. 셀 영역(CAR)에 회로 칩(PC)의 페이지 버퍼 회로(122)가 배치될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)의 신장 방향과 수직한 방향, 즉 비트 라인들(BL)의 배열 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(122)는 메모리 셀 어레이(110)와 제1 방향(FD)으로 중첩될 수 있다.
로우 디코더(121)는 복수의 패스 트랜지스터들을 포함할 수 있다. 로우 디코더(121)가 위치하는 연결 영역(CNR)에서, 메모리 칩(MC)의 패드 레이어와 회로 칩(PC)의 패드 레이어에 패스 트랜지스터들과 메모리 셀 어레이(110)에 연결된 전극층들 간을 연결하는 패드들이 배치될 수 있다.
셀 영역(CAR) 중 페이지 버퍼 회로(122)가 위치하는 부분에서, 메모리 칩(MC)의 패드 레이어와 회로 칩(PC)의 패드 레이어에 페이지 버퍼 회로(122)와 메모리 셀 어레이(110)의 비트 라인들 간을 연결하는 패드들이 배치될 수 있다. 페이지 버퍼 회로(122) 바깥쪽 셀 영역(CAR)에서 메모리 칩(MC)의 패드 레이어와 회로 칩(PC)의 패드 레이어에 패드 프리 존(FZ1)이 제공될 수 있다.
도 9 내지 도 11은 본 발명에 따른 반도체 메모리 장치의 패드 프리 존을 예시적으로 나타낸 단면도들이다.
도 9를 참조하면, 메모리 칩(MC)의 배선층(ML2a)에 소스 라인을 구성하는 배선(W2a)이 마련될 수 있다. 배선(W2a)은 제1 기판(10)에 연결되어 제1 기판(10)에 전압을 전달할 수 있다. 배선(W2a)은 비트 라인들(BL)과 제1 방향(FD)으로 중첩될 수 있다. 배선(W2a)은 비트 라인(BL) 간 중첩 부분에, 배선(W2a)으로 이루어진 제1 전극, 비트 라인(BL)으로 이루어진 제2 전극, 배선(W2a)과 비트 라인(BL) 사이의 제1 절연층(30)으로 이루어진 유전체막으로 구성된 커플링 캐패시터가 마련될 수 있다. 소거 동작시 배선(W2a)을 통해서, 제1 기판(10) 및 비트 라인들(BL)에 소거 전압이 인가도리 수 있다.
배선(W2a)에 높은 레벨의 소거 전압이 로딩되면 메모리 칩(MC)의 배선(W2a)과 회로 칩(PC)의 배선들(W1b-W3b)간 커플링에 의하여 회로 칩(PC)의 배선들(W1b-W3b)의 전압이 배선(W2a)에 로딩되는 소거 전압의 영향을 받아서 원치 않게 상승할 수 있고, 이에 따라 반도체 메모리 장치의 동작 특성이 열화되고 신뢰성이 저하될 수 있다.
제1 패드 레이어(PL1)의 패드 프리 존 및 제2 패드 레이어(PL2)의 패드 프리 존에 쉴드 패턴(SHIELD1,SHIELD2)이 마련될 수 있다. 쉴드 패턴(SHIELD1, SHIELD2)에 메모리 칩(MC) 및 회로 칩(PC)의 동작 여부와 관계없이 정전압(constant voltage)이 로딩될 수 있다. 예시적으로, 정전압은 접지 전압일 수 있다. 쉴드 패턴(SHIELD1,SHIELD2)은 메모리 칩(MC)과 회로 칩(PC)간 불필요한 커플링을 억제하여 반도체 메모리 장치의 동작 특성 열화를 방지할 수 있다.
비록, 도 9를 참조로 하여 설명된 실시예에서는 쉴드 패턴이 메모리 칩(MC)의 제1 패드 레이어(PL1) 및 회로 칩(PC)의 제2 패드 레이어(PL2) 모두에 구성되는 경우를 나타내나, 이에 한정되는 것은 아니다. 쉴드 패턴은 메모리 칩(MC)의 제1 패드 레이어(PL1) 및 회로 칩(PC)의 제2 패드 레이어(PL2) 중에서 어느 하나에만 구성될 수도 있다.
본 발명의 실시예들에 의하면, 넓은 면적을 갖는 연속적인 패드 프리 존을 제공할 수 있으므로, 패드 프리 존에 넓은 면적을 갖는 연속적인 쉴드 패턴을 배치하는 것이 가능하다. 이에 따라, 메모리 칩(MC)과 회로 칩(PC)간 커플링을 보다 효과적으로 억제하여 반도체 메모리 장치의 동작 특성 및 신뢰성 향상에 기여할 수 있다.
도 10을 참조하면, 메모리 칩(MC)의 제1 패드 레이어(PL1)의 패드 프리 존에 배선(W)이 배치될 수 있다. 메모리 칩(MC)의 제1 패드 이어(PL1)의 패드 프리 존이 배선(W)의 배치에 활용될 수 있다. 배선(W)은 전원 전압을 전달하는 파워 라인, 접지 전압을 전달하는 접지 라인, 신호를 전달하는 시그널 라인을 포함할 수 있다.
본 실시예들에 의하면, 넓은 면적을 갖는 연속적인 패드 프리 존을 제공할 수 있으므로, 패드 프리 존에 배치되는 배선의 개수를 늘리는 것이 가능하다. 이에 따라, 회로 칩(PC)에 형성해야 하는 배선의 개수를 줄일 수 있게 되어 회로 칩(PC)의 메탈 레이어의 개수를 줄이는데 기여할 수 있고, 메탈 레이어 형성에 필요한 제조 단계를 줄이어 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정을 단순화하여 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
도 11을 참조하면, 메모리 칩(MC)의 제1 패드 레이어(PL1)의 패드 프리 존 및 메모리 칩(PC)의 제2 패드 레이어(PL2)의 패드 프리 존에 제1 전극들(E1) 및 제2 전극들(E1)이 교대로 배치될 수 있다. 서로 이웃하는 제1 전극(E1) 및 제2 전극(E2) 및 그들 사이의 절연층들(30,50)로 이루어진 캐패시터가 구성될 수 있다. 제1 전극들(E1) 및 제2 전극들(E2) 각각은 제1 패드 레이어(PL1)의 패드 프리 존에 마련된 제1 도전성 패턴(M1)과 제2 패드 레이어(PL2)의 패드 프리 존에 마련된 제2 도전성 패턴(M2)이 적층된 구조를 가질 수 있다. 비록, 본 실시예에서는 제1 전극들(E1) 및 제2 전극들(E2) 각각이 제1 도전성 패턴(M1)과 제2 도전성 패턴(M2)이 적층된 구조인 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 전극들(E1) 및 제2 전극들(E2) 각각은 제1 도전성 패턴(M1) 및 제2 도전성 패턴(M2)의 하나로 구성될 수도 있다.
반도체 메모리 장치를 동작시키기 위해서는 전원이 필요하다. 상술한 전원이 공급될 때 노이즈를 동반하게 되어 전원의 전압 레벨이 불안정해 질 수 있다. 제1 전극들(E1) 및 제2 전극들(E2)의 어느 한쪽은 제1 전원(V1)에 연결될 수 있고, 다른 한쪽은 제2 전원(V2)에 연결될 수 있다. 제1 전원(V1)은 전원 전압(Vcc)에 해당할 수 있고, 제2 전원(V2)은 접지 전원(Vss)에 해당할 수 있다. 캐패시터는 전원의 공급을 안정화시키는 레저버 캐패시터(reservoir capacitor)를 구성할 수 있다.
본 실시예들에 의하면, 넓은 면적을 갖는 연속적인 패드 프리 존을 제공할 수 있으므로, 패드 프리 존에 대용량의 레저버 캐패시터를 배치하는 것이 가능하다. 이에 따라, 반도체 메모리 장치의 전원 공급의 안정성을 향상시키는데 기여할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (35)

  1. 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 복수의 로우 라인들을 포함하는 메모리 칩의 일면에 배치되며 상기 로우 라인들에 각각 연결되는 복수의 제1 패드들;및
    상기 메모리 칩의 일면과 본딩되는 회로 칩의 일면에 배치되고 상기 회로 칩의 패스 트랜지스터들에 각각 연결되며 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들;을 포함하며,
    상기 제2 패드들은 상기 패스 트랜지스터들의 피치와 동일한 피치를 가지고 상기 패스 트랜지스터들에 정렬되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 회로 칩은 상기 제2 패드들과 상기 패스 트랜지스터들을 연결하는 배선들 및 컨택들을 더 포함하며,
    상기 배선들 및 컨택들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 패드들은 상기 메모리 칩의 일면의 제1 패드 레이어에 배치되고, 상기 제2 패드들은 상기 회로 칩의 일면의 제2 패드 레이어에 배치되며,
    상기 제1, 제2 패드 레이어는 상기 제1,제2 패드들이 배치되지 않는 패드 프리 존을 포함하며, 상기 패드 프리 존은 상기 패스 트랜지스터들과 비중첩되는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 패드 프리 존에 배치되는 배선을 더 포함하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 패드 프리 존에 배치되며 상기 메모리 칩 및 상기 회로 칩의 동작 여부와 관계없이 정전위를 갖는 쉴드 패턴을 더 포함하는 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 패드 프리 존에 배치되는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 절연층으로 이루어진 캐패시터를 더 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 캐패시터의 제1, 제2 전극의 하나는 전원 전압에 연결되고, 나른 하나는 접지 전압에 연결되는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 메모리 칩은 제1 기판;
    상기 제1 기판 상에 교대로 적층된 상기 복수의 로우 라인들 및 복수의 층간절연층들; 및
    상기 교대로 적층된 복수의 로우 라인들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 반도체 메모리 장치.
  9. 메모리 칩 및 상기 메모리 칩 상에 본딩된 회로 칩을 포함하며,
    상기 메모리 칩은 메모리 셀 어레이, 상기 메모리 셀 어레이의 로우 라인들에 각각 연결되는 복수의 제1 패드들이 마련된 제1 패드 레이어를 포함하고,
    상기 회로 칩은 복수의 패스 트랜지스터들, 상기 패스 트랜지스터들에 각각 연결되고 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들이 마련된 제2 패드 레이어를 포함하며,
    상기 제2 패드들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 회로 칩은 상기 제2 패드들과 상기 패스 트랜지스터들을 연결하는 배선들 및 컨택들을 더 포함하며,
    상기 배선들 및 컨택들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치되는 반도체 메모리 장치.
  11. 제9 항에 있어서, 상기 제1,제2 패드 레이어는 상기 제1,제2 패드들이 배치되지 않는 패드 프리 존을 포함하며,
    상기 패드 프리 존은 상기 패스 트랜지스터들과 비중첩되는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 패드 프리 존에 배치되는 배선을 더 포함하는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 패드 프리 존에 배치되며 상기 메모리 칩 및 상기 회로 칩의 동작 여부와 관계없이 정전위를 갖는 쉴드 패턴을 더 포함하는 반도체 메모리 장치.
  14. 제11 항에 있어서, 상기 패드 프리 존에 배치되는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 절연층으로 구성된 캐패시터를 더 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 캐패시터의 제1,제2 전극의 하나는 전원 전압에 연결되고, 나른 하나는 접지 전압에 연결되는 반도체 메모리 장치.
  16. 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결되며 서로 다른 길이로 돌출되는 계단부들을 구비하는 로우 라인들을 포함하며 일면에 상기 계단부들에 연결되는 복수의 제1 패드들이 마련된 메모리 칩; 및
    복수의 패스 트랜지스터들을 포함하며 상기 메모리 칩의 일면과 본딩되는 일면에 상기 패스 트랜지스터들에 연결되고 상기 제1 패드들에 본딩되는 복수의 제2 패드들이 마련된 회로 칩;을 포함하며,
    상기 제1 패드들은 상기 계단부들의 피치와 동일한 피치를 가지고 상기 계단부들에 정렬되는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 메모리 칩은 상기 제1 패드들 및 상기 계단부들을 연결하는 제1 배선들 및 제1 컨택들을 더 포함하고,
    상기 제1 배선들 및 제1 컨택들 각각은 자신과 연결되는 계단부의 피치 내에 배치되는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 메모리 셀 어레이가 위치하는 셀 영역 및 상기 셀 영역 외측의 연결 영역을 포함하고,
    상기 연결 영역은 상기 계단부들이 위치하는 복수의 계단 영역들 및 이웃하는 상기 계단 영역들 사이의 버퍼 영역을 포함하며,
    상기 제1 배선들은 상기 메모리 칩의 메탈 레이어에 배치되되, 상기 메탈 레이어는 상기 제1 배선들이 배치되지 않는 메탈 프리 존을 포함하고, 상기 메탈 프리 존은 상기 버퍼 영역과 중첩되는 반도체 메모리 장치.
  19. 제16 항에 있어서, 상기 회로 칩은 상기 제2 패드들과 상기 패스 트랜지스터들을 연결하는 제2 배선들 및 제2 컨택들을 더 포함하며,
    상기 제2 배선들 및 제2 컨택들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치되는 반도체 메모리 장치.
  20. 제16 항에 있어서, 상기 제1 패드들은 상기 메모리 칩의 일면의 제1 패드 레이어에 배치되고, 상기 제2 패드들은 상기 회로 칩의 일면의 제2 패드 레이어에 배치되며,
    상기 회로 칩은 상기 제2 패드 레이어에 마련된 복수의 재배선들을 포함하며,
    상기 재배선들 각각의 일단은 상기 제2 패드들의 하나에 연결되고 타단은 상기 제2 컨택들의 하나와 연결되는 반도체 메모리 장치.
  21. 제20 항에 있어서, 상기 제1,제2 패드 레이어는 상기 제1,제2 패드들 및 상기 재배선들이 배치되지 않는 패드 프리 존을 포함하며,
    상기 패드 프리 존은 상기 패스 트랜지스터들과 비중첩되는 반도체 메모리 장치.
  22. 제21 항에 있어서, 상기 패드 프리 존에 배치되는 배선을 더 포함하는 반도체 메모리 장치.
  23. 제21 항에 있어서, 상기 패드 프리 존에 배치되며 상기 메모리 셀 어레이 및 상기 로직 회로의 동작 여부와 관계없이 정전위를 갖는 쉴드 패턴을 더 포함하는 반도체 메모리 장치.
  24. 제21 항에 있어서, 상기 패드 프리 존에 배치되는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 절연층으로 구성된 캐패시터를 더 포함하는 반도체 메모리 장치.
  25. 제24 항에 있어서, 상기 캐패시터의 제1,제2 전극의 하나는 전원 전압에 연결되고, 나른 하나는 접지 전압에 연결되는 반도체 메모리 장치.
  26. 메모리 칩 및 상기 메모리 칩 상에 적층된 회로 칩을 포함하며,
    상기 메모리 칩은 제1 기판 상에 층간절연층들과 교대로 적층되며 서로 다른 길이로 돌출된 계단부들을 구비하는 로우 라인들과, 상기 계단부들에 각각 연결되는 복수의 제1 패드들이 마련된 제1 패드 레이어를 포함하고,
    상기 회로 칩은 제2 기판 상에 마련된 복수의 패스 트랜지스터들과, 상기 패스 트랜지스터들에 연결되고 상기 제1 패드들에 각각 본딩되는 복수의 제2 패드들이 마련된 제2 패드 레이어를 포함하며,
    상기 제1 패드들 각각은 자신과 연결되는 계단부의 피치 내에 배치되는 반도체 메모리 장치.
  27. 제26 항에 있어서, 상기 메모리 칩은 상기 제1 패드들과 상기 계단부들을 연결하는 제1 배선들 및 제1 컨택들을 더 포함하고,
    상기 제1 배선들 및 제1 컨택들 각각은 자신과 연결되는 계단부의 피치 내에 배치되는 반도체 메모리 장치.
  28. 제27 항에 있어서, 상기 메모리 셀 어레이가 위치하는 셀 영역 및 상기 셀 영역 외측의 연결 영역을 포함하고, 상기 연결 영역은 상기 계단부들이 위치하는 복수의 계단 영역들, 이웃하는 상기 계단 영역들 사이의 버퍼 영역을 포함하며,
    상기 제1 배선들은 상기 메모리 칩의 메탈 레이어에 배치되되, 상기 메탈 레이어는 상기 제1 배선들이 배치되지 않는 메탈 프리 존을 포함하고, 상기 메탈 프리 존은 상기 버퍼 영역과 중첩되는 반도체 메모리 장치.
  29. 제26 항에 있어서, 상기 회로 칩은 상기 제2 패드들과 상기 패스 트랜지스터들을 연결하는 제2 배선들 및 제2 컨택들을 더 포함하며,
    상기 제2 배선들 및 제2 컨택들 각각은 자신과 연결되는 패스 트랜지스터의 피치 내에 배치되는 반도체 메모리 장치.
  30. 제26 항에 있어서, 상기 회로 칩은 상기 제2 패드 레이어에 마련된 복수의 재배선들을 포함하며,
    상기 재배선들 각각의 일단은 상기 제2 패드들의 하나에 연결되고 타단은 상기 제2 컨택들의 하나와 연결되는 반도체 메모리 장치.
  31. 제26 항에 있어서, 상기 제1,제2 패드 레이어는 상기 제1,제2 패드들 및 상기 재배선들이 배치되지 않는 패드 프리 존을 포함하며,
    상기 패드 프리 존은 상기 패스 트랜지스터들과 비중첩되는 반도체 메모리 장치.
  32. 제31 항에 있어서, 상기 패드 프리 존에 배치되는 배선을 더 포함하는 반도체 메모리 장치.
  33. 제31 항에 있어서, 상기 패드 프리 존에 배치되며 상기 메모리 셀 어레이 및 상기 로직 회로의 동작 여부와 관계없이 정전위를 갖는 쉴드 패턴을 더 포함하는 반도체 메모리 장치.
  34. 제31 항에 있어서, 상기 패드 프리 존에 배치되는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 절연층으로 구성된 캐패시터를 더 포함하는 반도체 메모리 장치.
  35. 제34 항에 있어서, 상기 캐패시터의 제1,제2 전극의 하나는 전원 전압에 연결되고, 나른 하나는 접지 전압에 연결되는 반도체 메모리 장치
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