CN113644128A - 一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法 - Google Patents
一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法 Download PDFInfo
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Abstract
本发明涉及一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法，高电子迁移率晶体管包括：衬底、至少四层异质结结构、源电极、漏电极、中间层和栅电极，至少四层异质结结构依次层叠在衬底上，且至少四层异质结结构中开设有栅槽，栅槽将至少四层异质结结构形成的二维电子气隔断；源电极嵌入至少四层异质结结构的一端；漏电极嵌入至少四层异质结结构的另一端；中间层位于栅槽中以及至少四层异质结结构的表面上，一端与源电极接触，另一端与漏电极接触，中间层与至少四层异质结结构之间形成二维电子气；栅电极位于栅槽中且位于中间层上。该高电子迁移率晶体管在阈值电压和跨导不严重恶化的条件下，实现了更大的正向电流，得到了更小的导通电阻。
Description
技术领域
本发明属于半导体器件结构与制作领域，具体涉及一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法。
背景技术
随着半导体领域的蓬勃发展，以GaN为代表的第三代半导体吸引了人们的注意。GaN材料的禁带宽度相比Si有很大的提高，因此GaN具备一些更优异的性能，例如高临界击穿场强、高热导率、高饱和电子速度以及良好的耐高温、抗辐射等。在器件制造方面，GaN可以和AlGaN形成AlGaN/GaN HEMT器件，在AlGaN/GaN两种材料的界面处会形成高浓度的电子，这些电子被局限在势阱中，只能在两个方向上***，因此具有更高的迁移率，被称为二维电子气(2DEG)，因而AlGaN/GaN HEMT器件的研究成为热点。
为了追求更大的饱和电流，更小的串联电阻，多沟道AlGaN/GaN HEMT器件进入了人们的视线，得到了广泛的研究。多沟道AlGaN/GaN HEMT器件是将多层AlGaN/GaN沟道进行叠加，期望沟道中的载流子也能够随着沟道数量的增加呈现倍数增加，实现更优秀的性能。
早在2005年，Jie Liu等人就通过在沟道区***一层6nm厚度、Al组分为5％的AlGaN，实现了具有高线性度的Al0.3Ga0.7N–Al0.05Ga0.95N–GaN复合沟道结构器件。该器件通过对器件进行直流和射频的测量，证明了跨导和截止频率可以维持在峰值附近。这些特性有利于线性大信号操作，适用于先进的3G无线***，如W-CDMA/UMTS。
2010年，西安电子科技大学的付小凡等人将Si以SiH4的形式通到反应室中，通过对离衬底最近的缓变铝组分的势垒层中进行浓度为3×1019的Siδ掺杂，得到AlGaN/GaN/AlGaN/GaN双沟道异质结材料。该双沟道异质结材料经过流片，制成HEMT器件，测得的掺杂的双沟道器件的欧姆接触电阻为0.0495Ohm·mm，栅极悬空时的漏源电流达到2A/mm，通过实验证明，双沟道中载流子的迁移率等电特性在高温环境下仍然具有很好的稳定性。可以用该器件用来实现大电流，降低源漏区电阻。
2020年，Y.H Chang等人通过在栅极上使用空气桥式场板(AFP)和倾斜场板，提高了双沟道AlGaN/GaN HEMT的关态击穿电压。该双沟道AlGaN/GaN HEMT，仅使用AFP可以在一定程度上降低栅边缘附近的峰值电场，如果再加上倾斜的场板可以获得更好的效果，击穿电压提高了10倍；证明空气桥场板和斜场板都对减小沟道的峰值电场，增大双沟道HEMT器件的击穿电压。
上述多沟道器件都只有两个沟道，因为随着沟道数目的增多，栅极难以控制下层沟道，但出于对更大电流的需求，需要增加沟道的数目，另寻他法以求控制所有沟道。
2021年，Luca Nela等人将Si基四沟道器件与FinFET结构结合，并对器件进行了钝化。实验发现在保持相同击穿电压VBR的情况下，导通电阻RON与传统单通道器件相比降低了约3倍，且SiN钝化层有效降低了栅极与沟道接触处的陷阱，提升了击穿电压。研究发现，将多沟道器件与FinFET结构结合，通过在沟道侧壁处淀积栅极，使得沟道两侧的栅极也可以控制沟道中的2DEG，达到一个栅极同时控制多个沟道的效果，且能够有效耗尽沟道中的载流子，器件性能表现良好。
然而，FinFET结构的制造工艺过于复杂精密，当与多沟道HEMT器件相结合时，进一步增加了工艺的复杂度，难以实现高质量器件的制备以及大批量制造；同时，FinFET结构的使用会损耗沟道中载流子的浓度，从而使电流减小。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种槽栅多沟道结构高电子迁移率晶体管，包括：衬底、至少四层异质结结构、源电极、漏电极、中间层和栅电极，其中，所述至少四层异质结结构依次层叠在所述衬底上，且所述至少四层异质结结构中开设有栅槽，所述栅槽将所述至少四层异质结结构形成的二维电子气隔断；
所述源电极嵌入所述至少四层异质结结构的一端；
所述漏电极嵌入所述至少四层异质结结构的另一端；
所述中间层位于所述栅槽中以及所述至少四层异质结结构的表面上，其一端与所述源电极接触，另一端与所述漏电极接触，所述中间层与所述至少四层异质结结构之间形成二维电子气；
所述栅电极位于所述栅槽中且位于所述中间层上。
在本发明的一个实施例中，所述异质结结构包括本征层和势垒层，其中，所述势垒层位于所述本征层上。
在本发明的一个实施例中，位于所述衬底上的所述本征层的厚度为200nm，位于所述势垒层上的所述本征层的厚度为20～50nm。
在本发明的一个实施例中，所述势垒层的厚度为10～30nm。
在本发明的一个实施例中，所述本征层的材料为GaN，所述势垒层的材料为AlxGa1-xN，所述中间层的材料包括AlyGa1-yN、AlN中的一种或多种，其中，x的值与y的值不相同。
在本发明的一个实施例中，当所述势垒层的材料为AlxGa1-xN且所述中间层的材料为AlyGa1-yN时，x为10％～25％，y大于或等于35％。
在本发明的一个实施例中，所述中间层的厚度为5～30nm。
本发明的另一个实施例提供了一种槽栅多沟道结构高电子迁移率晶体管的制作方法，包括步骤：
S1、在衬底重复制备异质结结构，形成依次层叠的至少四层异质结结构，每个所述异质结结构形成二维电子气；
S2、在所述至少四层异质结结构的一端制备源电极，另一端制备漏电极；
S3、刻蚀所述至少四层异质结结构，形成栅槽，所述栅槽将所述至少四层异质结结构形成的二维电子气隔断；
S4、在所述栅槽中和所述至少四层异质结结构的表面上制备中间层，所述中间层与所述至少四层异质结结构之间形成二维电子气；
S5、在所述中间层上制备栅电极。
在本发明的一个实施例中，步骤S1包括：
S11、利用金属有机物化学气相淀积工艺，在所述衬底上依次生长本征层和势垒层，形成一个异质结结构；
S22、在所述异质结结构上重复生长所述本征层和所述势垒层，得到所述至少四层异质结结构。
在本发明的一个实施例中，所述本征层的材料为GaN，所述势垒层的材料为AlxGa1-xN，所述中间层的材料包括AlyGa1-yN、AlN中的一种或多种，其中，x的值与y的值不相同。
与现有技术相比，本发明的有益效果：
本发明的高电子迁移率晶体管中，将至少四层异质结结构形成的多沟道与槽栅结合，并且在栅电极与异质结结构之间淀积中间层，中间层可以与异质结结构之间产生极化效应，形成二维电子气，在对栅电极施加正向偏压时，被隔断的异质结结构中的载流子沿着中间层流动联通，从而栅电极能够同时控制器件中所有沟道里的二维电子气，在阈值电压和跨导不严重恶化的条件下，实现了更大的正向电流，得到了更小的导通电阻。
附图说明
图1为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的结构示意图；
图2为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的制作方法的流程示意图；
图3a-图3i为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的制作方法的过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的结构示意图，该高电子迁移率晶体管包括：衬底1、至少四层异质结结构2、源电极3、漏电极4、中间层5和栅电极6。
其中，至少四层异质结结构2依次层叠在衬底1上，且至少四层异质结结构2中设置有栅槽23，栅槽23将至少四层异质结结构2形成的二维电子气隔断；源电极3嵌入至少四层异质结结构2的一端；漏电极4嵌入至少四层异质结结构2的另一端；中间层5位于栅槽23中以及至少四层异质结结构2的表面上，其一端与源电极3接触，另一端与漏电极4接触，中间层5与至少四层异质结结构2之间形成二维电子气；栅电极6位于栅槽23中且位于中间层5上。
具体地，该高电子迁移率晶体管采用多沟道HEMT器件，包括至少四层异质结结构2，每层异质结结构2均形成二维电子气，从而形成多个沟道，多个沟道的叠加，使得器件能在源漏之间形成多个载流子的通道，显著降低源漏之间的串联电阻，具有较大的电流驱动能力。
本实施例中，当异质结数量为1～3时，常规栅电极对下层沟道中载流子的控制能力相比单沟道有相当程度的减弱，但仍可直接控制下层沟道中载流子的流动；当异质结数量继续增加，常规栅电极对下层沟道中载流子的控制能力进一步减弱，控制能力差；而对器件进行刻蚀，会给器件带来损伤，导致器件性能下降，若异质结数量较少，这种损伤对器件性能的恶化比较明显；当异质结数量≥4，器件中载流子浓度更高，刻蚀损伤带来的性能恶化会被减弱；因此，本实施例中，多沟道HEMT器件中异质结数量≥4。
在至少四层异质结结构2中刻蚀有栅槽23，栅槽23由最上层的异质结结构2贯穿至最下层异质结结构2，将每层的异质结结构2所形成的二维电子气均隔断。在至少四层异质结结构2的一端嵌入有源电极3，另一端嵌入有漏电极4，源电极3和漏电极4将每层的异质结结构2所形成的二维电子气均隔断。
中间层5覆盖在栅槽23中的异质结结构2的侧面和底部，其在栅槽23中形成一凹槽，栅电极6设置在该凹槽中，从而形成槽栅，栅电极6深入沟道层下层；同时，中间层5位于最上层异质结结构2的表面上，中间层5一端与源电极3接触，另一端与漏电极4接触；进一步的，中间层5与至少四层异质结结构2之间产生极化效应，形成二维电子气。
本实施例的高电子迁移率晶体管采用槽栅结构，栅电极深入沟道层下层，可以直接控制所有沟道中的载流子，使得器件的跨导不会恶化，同时阈值电压可以正向移动。
本实施例的高电子迁移率晶体管在栅电极和异质结结构之间淀积中间层，中间层与异质结结构之间存在极化效应，可以形成2DEG，在对栅极施加正向偏压时，被刻断沟道中的载流子可以沿着中间层流动联通，从而所有沟道都被载流子联通，形成大电流，进而栅电极能够同时控制器件中所有沟道里的二维电子气，在阈值电压和跨导不严重恶化的条件下，实现了更大的正向电流，得到了更小的导通电阻。同时，中间层可以有效减少刻蚀栅槽形成的损伤，减小界面态，削弱器件的电流崩塌效应。
在一个具体实施例中，异质结结构2包括本征层21和势垒层22，其中，势垒层22位于本征层21上。
具体的，栅槽23刻蚀至最底层的异质结结构2的本征层21中，源电极3、漏电极4均位于最底层的异质结结构2的本征层21中。
在一个具体实施例中，本征层21的材料为GaN，势垒层22的材料为AlxGa1-xN，本征层21与势垒层22之间形成AlGaN/GaN异质结；中间层的材料包括AlyGa1-yN、AlN中的一种或多种；其中，x的值与y的值不相同。
当中间层5的材料选用AlN，AlN可以与AlGaN/GaN异质结中的AlGaN之间产生二维电子气，也可以与AlGaN/GaN异质结中的GaN之间产生二维电子气，从而使得被刻断沟道中的载流子可以沿着中间层流动联通，形成大电流。当中间层5的材料选用AlyGa1-yN，AlyGa1-yN可以AlGaN/GaN异质结中的GaN之间产生二维电子气，而由于x和y的值不同，不同Al组分的AlGaN之间可以产生2DEG，AlyGa1-yN也可以与AlxGa1-xN产生二维电子气，从而可以形成大电流。
具体的，当中间层5的材料选用AlyGa1-yN时，AlxGa1-xN势垒层22中的x为10％～25％，AlyGa1-yN中间层5的y大于或等于35％。
在一个具体实施例中，位于衬底1上的本征层21的厚度为200nm，位于势垒层22上的本征层21的厚度为20～50nm，即，当异质结结构2的数量为5个时，最下层本征层21的厚度为200nm，上面4层本征层21的厚度为20～50nm；势垒层22的厚度为10～30nm，中间层5的厚度为5～30nm。
本实施例的高电子迁移率晶体管能够发挥多沟道HEMT器件的优势，即能够实现高2DEG浓度和大电流，同时得到较小的源漏串联电阻，实现在大电流工作条件下的应用。
实施例二
在实施例一的基础上，请参见图2和图3a-图3i，图2为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的制作方法的流程示意图，图3a-图3i为本发明实施例提供的一种槽栅多沟道结构高电子迁移率晶体管的制作方法的过程示意图。该制作方法包括步骤：
S1、在衬底1重复制备异质结结构，形成依次层叠的至少四层异质结结构2，每个异质结结构2形成二维电子气。
本实施例中，衬底1的材料包括蓝宝石或SiC，请参见图3a。
当异质结结构2的层数为5层时，步骤S1具体包括：
S11、利用金属有机物化学气相淀积工艺(Metal-Organic Chemical VaporDeposition，简称MOCVD)，在衬底1上依次生长本征层21和势垒层22，形成一个异质结结构，请参见图3b。
首先，在衬底1上，利用MOCVD工艺生长GaN本征层21。
然后，在GaN本征层21上，继续生长AlGaN势垒层22，形成一个异质结结构2；AlGaN势垒层22与GaN本征层21的接触位置形成2DEG。
S22、在异质结结构2上重复生长本征层21和势垒层22，得到至少四层异质结结构2，请参见图3c。
利用MOCVD工艺在AlGaN势垒层22上继续生长GaN本征层21和AlGaN势垒层22，重复生长GaN本征层21和AlGaN势垒层22，直至形成五层异质结结构，得到具有五层异质结的多沟道材料。
五层异质结结构中，位于衬底1上的本征层21的厚度为200nm，位于势垒层22上的本征层21的厚度为20～50nm；AlGaN势垒层22中，Al组分为10％～25％，AlGaN势垒层22厚度为10～30nm。
S2、在至少四层异质结结构2的一端制备源电极3，另一端制备漏电极4。
先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用光刻机进行曝光，形成台面源漏电极区域的掩模图形；然后在做好掩模的基片上采用感应耦合等离子体刻蚀机，用BCl3/Cl2等离子体以1nm/s的刻蚀速率进行刻蚀，刻蚀深度为150～300nm，形成源电极凹槽31和漏电极凹槽41，请参见图3d。
接着采用电子束蒸发台以0.1nm/s的蒸发速率在源电极凹槽31和漏电极凹槽41中进行源漏电极制作，源漏金属均依次选用Ti/Al/Ni/Au，其中Ti厚度为30nm，Al厚度为180nm，Ni厚度为80nm，Au厚度为100nm；源漏欧姆接触金属蒸发完成后进行金属剥离，得到完整的源漏电极，请参见图3e。
最后，再用快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源、漏电极的制作。
S3、制作有源区，请参见图3f。
先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用光刻机进行曝光，形成台面有源区的掩模图形；然后在做好掩模的基片上采用感应耦合等离子体刻蚀机，用BCl3/Cl2等离子体以1nm/s的刻蚀速率进行台面隔离，刻蚀深度为200～300nm。
S4、刻蚀至少四层异质结结构2，形成栅槽23，栅槽23将至少四层异质结结构2形成的二维电子气隔断，请参见图3g。
具体的，以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用光刻机光刻获得栅极区域开孔图形；接着，采用感应耦合等离子体刻蚀机，用BCl3/Cl2等离子体以0.5nm/s的刻蚀速率刻蚀去除栅极区域处150～300nm的AlGaN/GaN异质结层，以将五层异质结结构2所形成的二维电子气均隔断，形成栅槽23。
S5、在栅槽23中和至少四层异质结结构2的表面上制备中间层5，中间层5与至少四层异质结结构2之间形成二维电子气，请参见图3h。
具体的，利用MOCVD工艺，在栅槽区域以及最上层异质结结构2的AlGaN势垒层22表面生长10nm中间层材料，形成中间层5。
具体的，中间层5的材料包括AlyGa1-yN、AlN中的一种或多种；其中，AlxGa1-xN势垒层22中x的值与AlyGa1-yN中间层5中y的值不相同。
当中间层5的材料选用AlN，AlN可以与AlGaN/GaN异质结中的AlGaN之间产生二维电子气，也可以与AlGaN/GaN异质结中的GaN之间产生二维电子气，从而使得被刻断沟道中的载流子可以沿着中间层流动联通，形成大电流。当中间层5的材料选用AlyGa1-yN，AlyGa1-yN可以AlGaN/GaN异质结中的GaN之间产生二维电子气，而由于x和y的值不同，不同Al组分的AlGaN之间可以产生2DEG，AlyGa1-yN也可以与AlxGa1-xN产生二维电子气，从而可以形成大电流。
具体的，当中间层5的材料选用AlyGa1-yN时，AlxGa1-xN势垒层22中的x为10％～25％，AlyGa1-yN中间层5的y大于或等于35％。
具体的，中间层5的厚度为5～30nm。
S6、在中间层5上制备栅电极6，请参见图3i。
首先，采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；接着，在温度为80℃的高温烘箱中烘10min，采用光刻机进行曝光，在介质层5上形成栅区域掩模图形；最后，采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，栅金属依次选用Ni/Au，其中Ni厚度为40nm，Au厚度为400nm；蒸发完成后进行金属剥离，得到完整的栅电极6。
S7、完成互联引线的制作。
先采用甩胶机在5000转/min的转速下甩正胶；再采用光刻机进行曝光，形成电极引线掩模图形；接着采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
本实施例在对栅极淀积之前，在刻蚀部位淀积了AlN或AlGaN中间层。AlN或AlGaN中间层与AlGaN/GaN异质结侧面之间存在极化效应，可以形成2DEG，在对栅极施加正向偏压时，被刻断沟道中的载流子可以沿着中间层流动联通，形成大电流。
本实施例在栅极下方淀积了AlN或AlGaN中间层，可以有效减少由刻蚀形成的损伤，减小界面态，削弱器件的电流崩塌效应。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种槽栅多沟道结构高电子迁移率晶体管，其特征在于，包括：衬底(1)、至少四层异质结结构(2)、源电极(3)、漏电极(4)、中间层(5)和栅电极(6)，其中，
所述至少四层异质结结构(2)依次层叠在所述衬底(1)上，且所述至少四层异质结结构(2)中开设有栅槽(23)，所述栅槽(23)将所述至少四层异质结结构(2)形成的二维电子气隔断；
所述源电极(3)嵌入所述至少四层异质结结构(2)的一端；
所述漏电极(4)嵌入所述至少四层异质结结构(2)的另一端；
所述中间层(5)位于所述栅槽(23)中以及所述至少四层异质结结构(2)的表面上，其一端与所述源电极(3)接触，另一端与所述漏电极(4)接触，所述中间层(5)与所述至少四层异质结结构(2)之间形成二维电子气；
所述栅电极(6)位于所述栅槽(23)中且位于所述中间层(5)上。
2.根据权利要求1所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，所述异质结结构(2)包括本征层(21)和势垒层(22)，其中，所述势垒层(22)位于所述本征层(21)上。
3.根据权利要求2所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，位于所述衬底(1)上的所述本征层(21)的厚度为200nm，位于所述势垒层(22)上的所述本征层(21)的厚度为20～50nm。
4.根据权利要求2所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，所述势垒层(22)的厚度为10～30nm。
5.根据权利要求2所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，所述本征层(21)的材料为GaN，所述势垒层(22)的材料为AlxGa1-xN，所述中间层(5)的材料包括AlyGa1-yN、AlN中的一种或多种，其中，x的值与y的值不相同。
6.根据权利要求5所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，当所述势垒层(22)的材料为AlxGa1-xN且所述中间层(5)的材料为AlyGa1-yN时，x为10％～25％，y大于或等于35％。
7.根据权利要求1所述的槽栅多沟道结构高电子迁移率晶体管，其特征在于，所述中间层(5)的厚度为5～30nm。
8.一种槽栅多沟道结构高电子迁移率晶体管的制作方法，其特征在于，包括步骤：
S1、在衬底(1)重复制备异质结结构，形成依次层叠的至少四层异质结结构(2)，每个所述异质结结构(2)形成二维电子气；
S2、在所述至少四层异质结结构(2)的一端制备源电极(3)，另一端制备漏电极(4)；
S3、刻蚀所述至少四层异质结结构(2)，形成栅槽(23)，所述栅槽(23)将所述至少四层异质结结构(2)形成的二维电子气隔断；
S4、在所述栅槽(23)中和所述至少四层异质结结构(2)的表面上制备中间层(5)，所述中间层(5)与所述至少四层异质结结构(2)之间形成二维电子气；
S5、在所述中间层(5)上制备栅电极(6)。
9.根据权利要求8所述的槽栅多沟道结构高电子迁移率晶体管的制作方法，其特征在于，步骤S1包括：
S11、利用金属有机物化学气相淀积工艺，在所述衬底(1)上依次生长本征层(21)和势垒层(22)，形成一个异质结结构；
S22、在所述异质结结构(2)上重复生长所述本征层(21)和所述势垒层(22)，得到所述至少四层异质结结构(2)。
10.根据权利要求8所述的槽栅多沟道结构高电子迁移率晶体管的制作方法，其特征在于，所述本征层(21)的材料为GaN，所述势垒层(22)的材料为AlxGa1-xN，所述中间层(5)的材料包括AlyGa1-yN、AlN中的一种或多种，其中，x的值与y的值不相同。
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