CN111524972A - 晶体管及其制备方法 - Google Patents
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Abstract
本发明提出了一种晶体管及其制备方法。晶体管包括从下至上依次层叠的衬底、第一半导体层、第二半导体层，第一半导体层和第二半导体层中分别具有第一二维电子气沟道和第二二维电子气沟道，漏电极与第一二维电子气沟道欧姆接触，源电极与第二二维电子气沟道欧姆接触，栅电极穿过第二半导体层延伸至第一二维电子气沟道。从而在施加在栅电极的电压大于电压阈值的时候，栅介质层两侧形成垂直于第二半导体层的二维电子气的电子导电沟道，通过电子导电沟道电连接源电极和漏电极，进而能够弱化了晶体管击穿电压对横向栅漏极距离的依赖，在不增加源漏极间距的情况下能够增加器件的耐压能力。
Description
技术领域
本发明涉及烹饪设备技术领域，具体而言，涉及一种晶体管、一种晶体管的制备方法。
背景技术
宽禁带半导体GaN(氮化镓)材料具有超高的临界击穿电场，比Si(硅)高近10倍，而且由AlGaN(氮化镓铝)和GaN组成的异质结具有很强的二维电子气。十分适合制作高电子迁移率晶体管(HEMT)，具有耐高电压、高频、高速、低导通电阻等优势。然而，GaN HEMT功率器件的击穿电压等性能还远远达不到GaN材料的理论极限。相关技术中，增强GaN HEMT击穿电压的方法是增加栅极与漏极的间距，但是这个方法随着击穿电压的提升，器件的长度也会增加，这意味着需要增大器件的面积，使得一片晶圆上可以制作的器件数量减少。而且GaN衬底或外延片价格都十分的昂贵，会极大地增加生产成本。
发明内容
本发明旨在至少解决现有技术或相关技术中存在的技术问题之一。
为此，本发明第一方面在于提出了一种晶体管。
本发明的第二方面在于提出了一种晶体管的制备方法。
有鉴于此，根据本发明的第一方面，提出了一种晶体管，包括：衬底；第一半导体层，复合于衬底，第一半导体层具有第一二维电子气沟道；第二半导体层，复合于第一半导体层背离衬底的一侧，第一半导体层具有第二二维电子气沟道和对称设置的漏极凹槽，漏极凹槽的底部延伸至第一半导体层，漏极凹槽中设置有漏电极；绝缘层，复合于第二半导体层和漏电极背离第一半导体层的一侧，绝缘层具有栅极凹槽以及对称设置的源极凹槽，源极凹槽的底部延伸至第二半导体层，源极凹槽中设置有源电极，栅极凹槽的底部延伸至第一二维电子气沟道，栅极凹槽的内壁具有栅介质层，栅极凹槽中设置有栅电极；其中，基于在栅电极上施加的电压大于电压阈值，则栅电极两侧的栅介质层和第二半导体层的接触面形成电子导电沟道，以使源电极和漏电极通过电子导电沟道电连接。
本发明提供的晶体管，包括从下至上依次层叠的衬底、第一半导体层、第二半导体层，第一半导体层和第二半导体层中分别具有第一二维电子气沟道和第二二维电子气沟道，漏电极设置于第一半导体层的上表面，并与第一二维电子气(2DEG，Two-dimensionalelectron gas)沟道欧姆接触，源电极设置在第二半导体层的上表面，并与第二二维电子气沟道欧姆接触，漏电极和第二半导体层的上表面复合有绝缘层，绝缘层的上表面设置有栅电极，且栅电极穿过第二半导体层延伸至第一二维电子气沟道，栅电极和第二半导体层之间具有栅介质层，栅电极和栅介质层构成绝缘栅极结构。从而在施加在栅电极的电压大于电压阈值的时候，栅介质层两侧形成垂直于第二半导体层的二维电子气的电子导电沟道，通过电子导电沟道电连接源电极和漏电极，进而能够弱化了晶体管击穿电压对横向栅漏极距离的依赖，在不增加源漏极间距的情况下能够增加器件的耐压能力，解决晶体管击穿电压与占有的晶圆面积大小之间的矛盾，即使在1μm的栅源极间距下也能承受450V的高压，大大提高了晶圆面积的利用率，并且双二维电子气的存在还极大地增强了晶体管电流面密度。
另外，根据本发明提供的上述技术方案中的晶体管，还可以具有如下附加技术特征：
在上述技术方案中，进一步地，第一半导体层包括缓冲层、第一沟道层和第一势垒层，缓冲层复合于衬底，第一势垒层复合于第一沟道层背离缓冲层的一侧，第一沟道层和第一势垒层的接触面形成第一二维电子气沟道，第一二维电子气沟道和漏电极形成欧姆接触；第二半导体层包括第二沟道层和第二势垒层，第二势垒层复合于第二沟道层背离第一势垒层的一侧，第二沟道层和第二势垒层的接触面形成第二二维电子气沟道，第二二维电子气沟道与源电极形成欧姆接触。
在该技术方案中，第一半导体层包括从下至上的缓冲层、第一沟道层和第一势垒层，缓冲层复合于衬底的上表面，第一沟道层和第一势垒层的接触面形成第一二维电子气沟道，第一二维电子气沟道和漏电极形成欧姆接触，第二半导体层包括从下至上的第二沟道层和第二势垒层，第二沟道层复合于第一势垒层的上表面，第二沟道层和第二势垒层的接触面形成第二二维电子气沟道，第二二维电子气沟道与源电极形成欧姆接触。由于欧姆接触的接触面的电阻值远小于半导体本身的电阻，进而使晶体管不会产生明显的附加阻抗，也不会使半导体层中的异质结内部的平衡载流子浓度发生显著的变化，且当给栅电极加上正向偏压时会在栅介质两侧形成电子导电沟道，电子导电沟道与第一二维电子气沟道和第二二维电子气沟道形成电气连接，从而在晶体管中形成垂直沟道的双二维电子气结构，并连接源电极和漏电极，一方面，双二维电子气极大地增强了器件的电流能力，另一方面，在不增加源漏极间距的情况下能够增加器件的耐压能力，减小了单个器件所占的晶圆面积，增大了面功率密度。
在上述任一技术方案中，进一步地，漏电极位于第一势垒层背离第一沟道层的一侧；源电极位于第二势垒层背离第二沟道层的一侧；沿漏电极背离衬底的方向，漏电极的水平位置低于源电极水平位置；栅电极位于两个源电极之间，和/或栅电极位于两个漏电极之间；栅电极采用T型栅结构，栅电极从绝缘层延伸至第一沟道层和第一势垒层的接触面，栅电极和栅介质层构成绝缘栅极结构。
在该技术方案中，沿漏电极背离衬底的方向，漏电极的水平位置低于源电极水平位置，也即源电极和漏电极之间存在台阶，栅电极位于两个源极/漏极的中间，且栅电极从第二势垒层的上表面向下延伸到第一沟道层和第一势垒层的界面处，即延伸至第一二维电子气沟道。从而使源电极和漏电极通过晶体管中形成是垂直的双二维电子气导电沟道连接，在不增加源漏极间距的情况下能够增加器件的耐压能力，不仅实现了晶体管的增强型而且提高了晶体管的电流面密度，在比较小的器件尺寸以及较高的电流要求下实现更高的耐压性能，提高了晶体管的可靠性。
在上述任一技术方案中，进一步地，还包括：P型掺杂区域，位于第二沟道层中，P型掺杂区域与源极对应设置，P型掺杂区域的掺杂浓度为1.2×1018～1×1019cm-3；钝化层，复合于绝缘层、源电极和栅电极背离第二势垒层的一侧。
在该技术方案中，晶体管还包括两个P型掺杂区域，设置于第二沟道层中，位于两个源电极的正下方，P型掺杂区域形状为矩形，且矩形长度小于源电极和存在于第二半导体层中的栅电极之间的距离，P型掺杂区域可选择Mg离子掺杂，掺杂浓度为1.2×1018～1×1019cm-3，通过P型掺杂区域进一步提高晶体管耐压性能，另外，为满足晶体管之间或布线之间电气隔离的要求，在绝缘层、源电极和栅电极的上表面还沉积有钝化层，具体地，钝化层的材料可以是氧化硅，也可以使氮化硅，还可以是半绝缘多晶硅等。
在上述任一技术方案中，进一步地，缓冲层包括AlGaN缓冲层；第一沟道层包括第一GaN沟道层；第一势垒层包括第一AlGaN势垒层；第二沟道层包括第二GaN沟道层，第二GaN沟道层具有掺杂部和沟道部，P型掺杂区域位于掺杂部和沟道部之间；第二势垒层包括第二AlGaN势垒层；AlGaN缓冲层、第一AlGaN势垒层和第二AlGaN势垒层的厚度为20nm～30nm，AlGaN缓冲层的Al组分在0～1之间，第一AlGaN势垒层和第二AlGaN势垒层的Al组分在0.2～0.25之间；第一GaN沟道层和第二GaN沟道层的厚度为1.5μm～3.5μm；栅介质层包括氮化硅层，氮化硅层厚度为
在该技术方案中，缓冲层，第一势垒层和第二势垒层的材料为AlGaN，第一沟道层和第二沟道层的材料为GaN，GaN是第三代宽禁带半导体材料，具有大禁带宽度(3.4eV)、高电子饱和速率、高击穿电场、较高的热导率、耐腐蚀和抗辐射性能，而且GaN沟道层能够与AlGaN势垒层形成AlGaN/GaN异质结，进而形成高浓度、高迁移率的二维电子气，以便于制作HEMT器件。其中，第一AlGaN势垒层和第二AlGaN势垒层的厚度为20nm～30nm，AlGaN缓冲层的Al组分在0～1之间，也即AlxGa1-xN中x＝0～1，第一AlGaN势垒层和第二AlGaN势垒层的Al组分在0.2～0.25之间，也即AlxGa1-xN中x＝0.2～0.25，从而兼顾AlGaN势垒层上形成二维电子气的浓度和生长质量，避免在AlGaN势垒层与GaN沟道层的界面之间产生缺陷造成界面处的散射现象；第一GaN沟道层和第二GaN沟道层的厚度为1.5μm～3.5μm，其中，第二GaN沟道层的掺杂部厚于沟道部，栅介质层包括氮化硅层，氮化硅层厚度为
栅介质层能够有效抑制栅电极的漏电电流，从而提高器件的电流面密度和晶圆的利用面积。
根据本发明的第二方面，提出了一种晶体管的制备方法，包括：在衬底上依次外延生长第一半导体层和第二半导体层；蚀刻第二半导体层至第一半导体层的表面，得到漏极凹槽；在漏极凹槽中沉积金属，形成漏电极；在漏电极和第二半导体层上外延生长绝缘层；刻蚀绝缘层至第二半导体层的表面，得到源极凹槽；在源极凹槽中沉积金属，形成源电极，并进行快速热退火处理；刻蚀绝缘层至第一半导体层的第一二维电子气沟道，得到栅极凹槽，并在栅极凹槽的内壁上沉积栅介质层；在栅极凹槽中沉积金属，形成栅电极。
在该技术方案中，在衬底上依次外延生长第一半导体层和第二半导体层，其中，第一半导体层包括缓冲层、第一沟道层和第一势垒层，第一沟道层和第一势垒层的接触面形成第一二维电子气沟道，第二半导体层包括第二沟道层和第二势垒层，第二沟道层和第二势垒层的接触面形成第二二维电子气沟道，采用等离子蚀刻的方法在第二半导体层开出漏极凹槽，漏极凹槽需要从第二势垒层一直蚀刻到第一势垒层的上表面，并依次沉积不同厚度的Ti(钛)/Al(铝)/Ni(镍)/Au(金)金属层形成漏电极，继续在漏电极和第二半导体层上外延生长绝缘层，然后采用等离子蚀刻的方法在绝缘层上开出源极凹槽，源极凹槽位于第二势垒层的上表面，依次沉积Ti/Al/Ni/Au金属层形成源电极，采用快速热退火使源、漏电极与二维电子气沟道形成欧姆接触，再采用等离子蚀刻的方法在绝缘层上开出栅极凹槽，栅极凹槽位于两个源电极与两个漏电极之间，栅极凹槽从绝缘层一直蚀刻到第一沟道层和第一势垒层的界面处，然后沉积栅介质层和栅极金属形成栅电极，至此完成了优化后晶体管的制作。从而在施加在栅电极的电压大于电压阈值的时候，栅介质层两侧形成垂直于第二半导体层的二维电子气的电子导电沟道，源电极和漏电极通过电子导电沟道电连接，进而弱化了晶体管击穿电压对横向栅漏极距离的依赖，在不增加源漏极间距的情况下能够增加器件的耐压能力，解决晶体管击穿电压与占有的晶圆面积大小之间的矛盾，即使在1μm的栅源极间距下也能承受450V的高压，大大提高了晶圆面积的利用率，并且双二维电子气的存在还极大地增强了晶体管电流面密度。
具体地，至少以原子层沉积(ALD)、等离子体辅助的原子层沉积(PEALD)、溅射、低压化学气相沉积(LPCVD)、等离子体增强的化学气相沉积(PECVD)、等离子体氧化、热氧化、金属有机化合物化学气相沉积(MOCVD)、机械剥离并定向转移等技术中的任一种方式生长绝缘层。
在上述任一技术方案中，进一步地，第二半导体层包括第二沟道层和第二势垒层；外延生长第二半导体层的步骤，具体包括：在第一半导体层上外延生长第二沟道层的掺杂部；采用等离子体浸没注入工艺或离子注入工艺、退火激活工艺，在掺杂部上形成P型掺杂区域，并继续外延生长第二沟道层的沟道部；在沟道部上外延生长第二势垒层。
在该技术方案中，第二沟道层包括掺杂部和沟道部，在形成第一半导体层后，在第一半导体层上外延生长第二沟道层的掺杂部，采用等离子体浸没注入工艺或离子注入工艺、退火激活工艺，在掺杂部上形成P型掺杂区域，并继续外延生长第二沟道层的沟道部，以覆盖P型掺杂区域，最后在沟道部上外延生长第二势垒层，使得沟道部和第二势垒层形成第二二维电子气沟道。从而实现了对沟道层下半部分的选择性掺杂，进一步提高栅极正向最大安全工作电压，提高晶体管耐压性能。
在上述任一技术方案中，进一步地，快速热退火处理的加热温度范围为800℃～900℃，加热时间范围为80s～100s；P型掺杂区域注入的离子为Mg离子，退火激活工艺的加热温度范围为1000℃～1400℃，加热时间范围为60s～120s。
在上述任一技术方案中，进一步地，还包括：在栅电极、绝缘层上沉积钝化层。
在该技术方案中，在绝缘层、源电极和栅电极的上表面还沉积有钝化层，从而是晶体管能够满足晶体管之间或布线之间电气隔离的要求。
在上述任一技术方案中，进一步地，在衬底上依次外延生长第一半导体层和第二半导体层的步骤之前，还包括：依次对衬底进行有机清洗、酸清洗、去离子水清洗、碱性溶液清洗、去离子水清洗。
在该技术方案中，进行有机清洗、酸清洗(HCl:H2O＝1:10～1:30，清洗5min～10min)、去离子水清洗1min～5min、碱性溶液清洗(NH4OH:H2O＝1:10～1:30，清洗5min～10min)、去离子水清洗1min～5min，以保证衬底生长界面的稳定性。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了本发明一个实施例的晶体管结构示意图；
图2示出了本发明一个实施例的晶体管的制备方法流程示意图；
图3示出了本发明另一个实施例的晶体管的制备方法流程示意图。
图4示出了本发明一个具体实施例的晶体管的制备方法步骤1示意图；
图5示出了本发明一个具体实施例的晶体管的制备方法步骤3示意图；
图6示出了本发明一个具体实施例的晶体管的制备方法步骤5示意图；
图7示出了本发明一个具体实施例的晶体管的制备方法步骤6示意图；
图8示出了本发明一个具体实施例的晶体管的制备方法步骤8示意图；
图9示出了本发明一个具体实施例的晶体管结构示意图。
其中，图1、图4至图9中附图标记与部件名称之间的对应关系为：
100衬底，110第一半导体层，120第二半导体层，112缓冲层，114第一沟道层，116第一势垒层，118第一二维电子气沟道，122第二沟道层，124第二势垒层，126P型掺杂区域，128第二二维电子气沟道，1222掺杂部，1224沟道部，130绝缘层，140漏电极，150源电极，160栅电极，162栅介质层，170钝化层。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不限于下面公开的具体实施例的限制。
下面参照图1至图9描述根据本发明一些实施例的晶体管和晶体管的制备方法。
实施例一
如图1所示，根据本发明第一方面的实施例，提出了一种晶体管，包括：衬底100、第一半导体层110、第二半导体层120、绝缘层130、漏电极140、源电极150、栅电极160、栅介质层162。
具体地，第一半导体层110复合于衬底100，第一半导体层110具有第一二维电子气沟道118，第二半导体层120复合于第一半导体层110背离衬底100的一侧，第一半导体层110具有第二二维电子气沟道128和对称设置的漏极凹槽，漏极凹槽的底部延伸至第一半导体层110，漏极凹槽中设置有漏电极140，绝缘层130复合于第二半导体层120和漏电极140背离第一半导体层110的一侧，绝缘层130具有栅极凹槽以及对称设置的源极凹槽，源极凹槽的底部延伸至第二半导体层120，源极凹槽中设置有源电极150，栅极凹槽的底部延伸至第一二维电子气沟道118，栅极凹槽的内壁具有栅介质层162，栅极凹槽中设置有栅电极160；其中，基于在栅电极160上施加的电压大于电压阈值，则栅电极160两侧的栅介质层162和第二半导体层120的接触面形成电子导电沟道，以使源电极150和漏电极140通过电子导电沟道电连接。
在该实施例中，包括从下至上依次层叠的衬底100、第一半导体层110、第二半导体层120，第一半导体层110和第二半导体层120中分别具有第一二维电子气沟道118和第二二维电子气沟道128，漏电极140设置于第一半导体层110的上表面，并与第一二维电子气沟道欧姆接触，源电极150设置在第二半导体层120的上表面，并与第二二维电子气沟道128欧姆接触，漏电极140和第二半导体层120的上表面复合有绝缘层130，绝缘层130的上表面设置有栅电极160，且栅电极160穿过第二半导体层120延伸至第一二维电子气沟道118，栅电极160和第二半导体层120之间具有栅介质层162，栅电极160和栅介质层162构成绝缘栅极结构。从而在施加在栅电极160的电压大于电压阈值的时候，在栅介质层162两侧形成垂直于第二半导体层120的二维电子气的电子导电沟道，通过电子导电沟道连接源电极150和漏电极140，进而弱化了晶体管击穿电压对横向栅漏极距离的依赖，在不增加源漏极间距的情况下能够增加器件的耐压能力，解决晶体管击穿电压与占有的晶圆面积大小之间的矛盾，即使在1μm的栅源极间距下也能承受450V的高压，大大提高了晶圆面积的利用率，并且双二维电子气的存在还极大地增强了晶体管电流面密度。
实施例二
如图1所示，根据本发明的一个实施例，包括上述实施例限定的特征，以及进一步地，第一半导体层110包括缓冲层112、第一沟道层114和第一势垒层116，第二半导体层120包括第二沟道层122和第二势垒层124。
具体地，缓冲层112复合于衬底100，第一势垒层116复合于第一沟道层114背离缓冲层112的一侧，第一沟道层114和第一势垒层116的接触面形成第一二维电子气沟道118，第一二维电子气沟道118和漏电极140形成欧姆接触；第二势垒层124复合于第二沟道层122背离第一势垒层116的一侧，第二沟道层122和第二势垒层124的接触面形成第二二维电子气沟道128，第二二维电子气沟道128与源电极150形成欧姆接触。其中，缓冲层112包括AlGaN缓冲层，第一沟道层114包括第一GaN沟道层；第一势垒层116包括第一AlGaN势垒层，第二沟道层122包括第二GaN沟道层，第二GaN沟道层具有掺杂部1222和沟道部1224，P型掺杂区域126位于掺杂部1222和沟道部1224之间；第二势垒层124包括第二AlGaN势垒层，AlGaN缓冲层、第一AlGaN势垒层和第二AlGaN势垒层的厚度为20nm～30nm，AlGaN缓冲层的Al组分在0～1之间，也即AlxGa1-xN中x＝0～1，第一AlGaN势垒层和第二AlGaN势垒层的Al组分在0.2～0.25之间，也即AlxGa1-xN中x＝0.2～0.25；第一GaN沟道层和第二GaN沟道层的厚度为1.5μm～3.5μm，栅介质层162包括氮化硅层，氮化硅层厚度为
在该实施例中，第一半导体层110包括从下至上的缓冲层112、第一沟道层114和第一势垒层116，缓冲层112复合于衬底100的上表面，第一沟道层114和第一势垒层116的接触面形成第一二维电子气沟道118，第一二维电子气沟道118和漏电极140形成欧姆接触，第二半导体层120包括从下至上的第二沟道层122和第二势垒层124，第二沟道层122复合于第一势垒层116的上表面，第二沟道层122和第二势垒层124的接触面形成第二二维电子气沟道128，第二二维电子气沟道128与源电极150形成欧姆接触。由于欧姆接触的接触面的电阻值远小于半导体本身的电阻，进而是晶体管不会产生明显的附加阻抗，也不会使半导体层中的异质结内部的平衡载流子浓度发生显著的变化，且当给栅电极160加上正向偏压时会在栅介质两侧形成电子导电沟道，电子导电沟道与第一二维电子气沟道118和第二二维电子气沟道128形成电气连接，从而在晶体管中形成垂直沟道的双二维电子气结构，并连接源电极150和漏电极140，一方面，双二维电子气极大地增强了器件的电流能力，另一方面，在不增加源漏极间距的情况下能够增加器件的耐压能力，减小了单个器件所占的晶圆面积，增大了面功率密度。
其中，缓冲层112、第一势垒层116和第二势垒层124的材料为AlGaN，第一沟道层114和第二沟道层122的材料为GaN，GaN是第三代宽禁带半导体材料，具有大禁带宽度(3.4eV)、高电子饱和速率、高击穿电场、较高的热导率、耐腐蚀和抗辐射性能，而且GaN沟道层能够与AlGaN势垒层形成AlGaN/GaN异质结，进而形成高浓度、高迁移率的二维电子气，以便于制作HEMT器件。其中，第一AlGaN势垒层和第二AlGaN势垒层的厚度为20nm～30nm，AlGaN缓冲层的Al组分在0～1之间，也即AlxGa1-xN中x＝0～1，第一AlGaN势垒层和第二AlGaN势垒层的Al组分在0.2～0.25之间，也即AlxGa1-xN中x＝0.2～0.25，从而兼顾AlGaN势垒层上形成二维电子气的浓度和生长质量，避免在AlGaN势垒层与GaN沟道层的界面之间产生缺陷造成的界面处散射现象；第一GaN沟道层和第二GaN沟道层的厚度为1.5μm～3.5μm，其中，第二GaN沟道层的掺杂部1222厚于沟道部1224，栅介质层162包括氮化硅层，氮化硅层厚度为
能够提高器件的电流面密度和晶圆的利用面积。
实施例三
如图1所示，根据本发明的一个实施例，包括上述实施例限定的特征，以及进一步地，漏电极140位于第一势垒层116背离第一沟道层114的一侧，源电极150位于第二势垒层124背离第二沟道层122的一侧，沿漏电极140背离衬底100的方向，漏电极140的水平位置低于源电极150水平位置，栅电极160位于两个源电极150之间，和/或栅电极160位于两个漏电极140之间，栅电极160采用T型栅结构，栅电极160从绝缘层130延伸至第一沟道层114和第一势垒层116的接触面，栅电极160和栅介质层162构成绝缘栅极结构。
在该实施例中，沿漏电极140背离衬底100的方向，漏电极140的水平位置低于源电极150水平位置，也即源电极150和漏电极140之间存在台阶，栅电极160位于两个源极/漏极的中间，且栅电极160从第二势垒层124的上表面向下延伸到第一沟道层114和第一势垒层116的界面处，即第一二维电子气。从而使源电极150和漏电极140通过晶体管中形成垂直的双二维电子气导电沟道连接，在不增加源漏极间距的情况下能够增加器件的耐压能力，不仅实现了晶体管的增强型而且提高了晶体管的电流面密度，在比较小的器件尺寸以及较高的电流要求下实现更高的耐压性能，提高了晶体管的可靠性。
实施例四
如图1所示，根据本发明的一个实施例，提出了一种晶体管，包括：衬底100、第一沟道层114、第二沟道层122、第一势垒层116、第二势垒层124、绝缘层130、漏电极140、源电极150、栅电极160、栅介质层162、P型掺杂区域126和钝化层170。
具体地，衬底100、第一沟道层114、第二沟道层122、第一势垒层116、第二势垒层124由下至上以此层叠，漏电极140设置于第一势垒层116上，源电极150设置在第二势垒层124上，第一沟道层114和第一势垒层116的接触面形成第一二维电子气沟道118，第一二维电子气沟道118和漏电极140形成欧姆接触，第二沟道层122和第二势垒层124的接触面形成第二二维电子气沟道128，第二二维电子气沟道128与源电极150形成欧姆接触，栅电极160和栅介质层162构成的绝缘栅结构从绝缘层130延伸至第一沟道层114和第一势垒层116的接触面，P型掺杂区域126位于第二沟道层122中，P型掺杂区域126与源极对应设置，P型掺杂区域126的掺杂浓度为1.2×1018～1×1019cm-3，钝化层170复合于绝缘层130、源电极150和栅电极160背离第二势垒层124的一侧。
在该实施例中，晶体管还包括两个P型掺杂区域126，设置于第二沟道层122中，位于两个源电极150的正下方，P型掺杂区域126形状为矩形，且矩形长度小于源电极150和存在于第二半导体层120中的栅电极160之间的距离，P型掺杂区域126可选择Mg离子掺杂，掺杂浓度为1.2×1018～1×1019cm-3，通过P型掺杂区域126进一步提高晶体管耐压性能，另外，为满足晶体管之间或布线之间电气隔离的要求，在绝缘层130、源电极150和栅电极160的上表面还沉积有钝化层170，具体地，钝化层170的材料可以是氧化硅，也可以使氮化硅，还可以是半绝缘多晶硅等。
实施例五
如图2所示，根据本发明的第二方面的实施例，提出了一种晶体管的制备方法，该方法包括：
步骤202，在衬底上依次外延生长第一半导体层和第二半导体层；
步骤204，蚀刻第二半导体层至第一半导体层的表面，得到漏极凹槽；
步骤206，在漏极凹槽中沉积金属，形成漏电极；
步骤208，在漏电极和第二半导体层上外延生长绝缘层；
步骤210，刻蚀绝缘层至第二半导体层的表面，得到源极凹槽；
步骤212，在源极凹槽中沉积金属，形成源电极，并进行快速热退火处理；
步骤214，刻蚀绝缘层至第一半导体层的第一二维电子气沟道，得到栅极凹槽，并在栅极凹槽的内壁上沉积栅介质层；
步骤216，在栅极凹槽中沉积金属，形成栅电极。
在该实施例中，在衬底上依次外延生长第一半导体层和第二半导体层，其中，第一半导体层包括缓冲层、第一沟道层和第一势垒层，第一沟道层和第一势垒层的接触面形成第一二维电子气沟道，第二半导体层包括第二沟道层和第二势垒层，第二沟道层和第二势垒层的接触面形成第二二维电子气沟道，采用等离子蚀刻的方法在第二半导体层开出漏极凹槽，漏极凹槽需要从第二势垒层一直蚀刻到第一势垒层的上表面，并依次沉积不同厚度的Ti(钛)/Al(铝)/Ni(镍)/Au(金)金属层形成漏电极，继续在漏电极和第二半导体层上外延生长绝缘层，接着采用等离子蚀刻的方法在绝缘层上开出源极凹槽，源极凹槽要从绝缘层层一直蚀刻到第二势垒层的上表面，依次沉积Ti/Al/Ni/Au金属层形成源电极，采用快速热退火使源漏电极与二维电子气形成欧姆接触，再采用等离子蚀刻的方法在绝缘层上开出栅极凹槽，栅极凹槽位于两个源电极与两个漏电极之间，从绝缘层一直蚀刻到第一沟道层和第一势垒层的界面处，然后沉积栅介质层和栅极金属形成栅电极，至此完成了优化后晶体管的制作。从而能够在施加在栅电极的电压大于电压阈值的时候，栅介质层两侧形成垂直于第二半导体层的二维电子气的电子导电沟道，通过电子导电沟道连接源电极和漏电极，进而弱化了晶体管击穿电压对横向栅漏极距离的依赖，在不增加源漏极间距的情况下能够增加器件的耐压能力，解决晶体管击穿电压与占有的晶圆面积大小之间的矛盾，即使在1μm的栅源极间距下也能承受450V的高压，大大提高了晶圆面积的利用率，并且双二维电子气的存在还极大地增强了晶体管电流面密度。
具体地，至少以原子层沉积(ALD)、等离子体辅助的原子层沉积(PEALD)、溅射、低压化学气相沉积(LPCVD)、等离子体增强的化学气相沉积(PECVD)、等离子体氧化、热氧化、金属有机化合物化学气相沉积(MOCVD)、机械剥离并定向转移等技术中的任一种方式生长绝缘层。
进一步地，在衬底上依次外延生长第一半导体层和第二半导体层的步骤之前，还包括：依次对衬底进行有机清洗、酸清洗、去离子水清洗、碱性溶液清洗、去离子水清洗。
具体地，进行有机清洗、酸清洗(HCl:H2O＝1:10～1:30，清洗5min～10min)、去离子水清洗1min～5min、碱性溶液清洗(NH4OH:H2O＝1:10～1:30，清洗5min～10min)、去离子水清洗1min～5min，以保证衬底生长界面的稳定性。
实施例六
如图3所示，根据本发明的一个实施例，提出了一种晶体管的制备方法，该方法包括：
步骤302，在衬底上依次外延生长第一沟道层、第一势垒层、第二沟道层的掺杂部；
步骤304，采用等离子体浸没注入工艺或离子注入工艺、退火激活工艺，在掺杂部上形成P型掺杂区域，并继续外延生长第二沟道层的沟道部；
步骤306，在沟道部上外延生长第二势垒层；
步骤308，蚀刻第二势垒层至第一势垒层的表面，得到漏极凹槽；
步骤310，在漏极凹槽中沉积金属，形成漏电极；
步骤312，在漏电极和第二势垒层上外延生长绝缘层；
步骤314，刻蚀绝缘层至第二势垒层的表面，得到源极凹槽；
步骤316，在源极凹槽中沉积金属，形成源电极，并进行快速热退火处理；
步骤318，刻蚀绝缘层至第一沟道层和第一势垒层的接触面，得到栅极凹槽，并在栅极凹槽的内壁上沉积栅介质层；
步骤320，在栅极凹槽中沉积金属，形成栅电极。
在该实施例中，第二沟道层包括掺杂部和沟道部，在形成第一半导体层后，在第一半导体层上外延生长第二沟道层的掺杂部，采用等离子体浸没注入工艺或离子注入工艺、退火激活工艺，在掺杂部上形成P型掺杂区域，并继续外延生长第二沟道层的沟道部，以覆盖P型掺杂区域，最后在沟道部上外延生长第二势垒层，使得沟道部和第二势垒层形成第二二维电子气沟道。从而实现了对沟道层下半部分的选择性掺杂，进一步提高栅极正向最大安全工作电压，提高晶体管耐压性能。
进一步地，快速热退火处理的加热温度范围为800℃～900℃，加热时间范围为80s～100s；P型掺杂区域注入的离子为Mg离子，退火激活工艺的加热温度范围为1000℃～1400℃，加热时间范围为60s～120s。
实施例七
如图1所示，根据本发明的一个具体实施例，提出了一种具有垂直沟道的双二维电子气氮化镓HEMT器件结构，氮化镓HEMT器件的结构组成为：特定的衬底结构、位于第一层二维电子气上方对称的两个漏极、位于第二层二维电子气上方对称的两个源极、以及位于器件结构中间的凹槽栅结构，其中，衬底结构的组成为：硅基衬底、AlGaN外延层(缓冲层)、第一GaN外延层(第一沟道层)、第一AlGaN势垒层(第一势垒层)、第二GaN外延层(第二沟道层)、第二AlGaN势垒层(第二势垒层)。
具体地，第一GaN外延层和第一AlGaN势垒层界面处形成第一层二维电子气，第二GaN外延层和第二AlGaN势垒层形成第二层二维电子气，凹槽栅结构的凹槽刻蚀的深度要超过第一层AlGaN势垒层，凹槽栅结构的凹槽底部及侧积淀一层栅绝缘层，凹槽栅结构的栅极采用T型栅结构，从而当给栅极加上正向偏压时会在凹槽栅两侧形成导电沟道，与第一层和第二层二维电子气形成电气连接，其中，第二GaN外延层中存在两个P型掺杂区域，该P型掺杂区域位于源极的正下方，用以提高器件耐压，AlGaN外延层的Al组分是在0～1之间，的第一AlGaN势垒层和第二AlGaN势垒层的Al组分均在0.2～0.25之间，厚度在20～30nm；所述第一GaN外延层、第二GaN外延层的厚度可以根据器件电压的要求在1.5μm～3.5μm之间变化；源极位于第二AlGaN势垒层上，漏极位于第一AlGaN势垒层上，源极和漏极之间存在台阶，并不在同一平面上；栅极位于两个源极/漏极的中间，且栅极从第二AlGaN势垒层向下延伸到第一GaN外延层和第一AlGaN势垒层的界面处；栅介质为LPCVD生长的氮化硅，厚度为
在该实施例中，具有垂直沟道的双二维电子气氮化镓HEMT器件在栅极施加的正向偏压大于阈值电压时，在栅极两侧介质与第二GaN外延层和的界面处形成垂直的电子导电沟道，弱化了氮化镓HEMT器件击穿电压对横向栅漏极距离的依赖，解决GaN HEMT击穿电压与占有的晶圆面积大小之间的矛盾，即使在1μm的栅源极间距下也能承受450V的高压，大大提高了晶圆面积的利用率，同时，双二维电子气的存在还极大地增强了器件的电流能力，不仅实现了GaN HEMT器件的增强型而且提高了器件的电流面密度，在比较小的器件尺寸以及较高的电流要求下实现比常规器件结构更高的耐压。
实施例八
根据本发明的一个具体实施例，提出了一种具有垂直沟道的双二维电子气氮化镓HEMT器件制造方法，具体如下：
步骤1，在准备好的衬底上依次外延AlGaN外延层、第一GaN外延层、第一AlGaN势垒层形成基本外延结构，如图4所示；
步骤2，在步骤1得到的外延片上生长第二GaN外延层；
步骤3，进行Mg离子注入，并高温推结，在源极下方的GaN外延层中形成P型掺杂区域，P型参杂区位于源极下方，形状为矩形且矩形长度小于栅源极间距，掺杂浓度为1.2×1018～1×1019cm-3，如图5所示；
步骤4，继续外延生长第二GaN外延层和第二AlGaN势垒层；
步骤5，采用等离子蚀刻的方法开出漏极槽，漏极槽需要从第二AlGaN势垒层一直蚀刻到第一AlGaN势垒层表面，并依次沉积Ti/Al/Ni/Au金属层形成漏电极，如图6所示；
步骤6，在步骤5之后的外延片上生长一层绝缘层，接着采用等离子蚀刻的方法开出源极槽，源极位于第二AlGaN势垒层表面，依次沉积Ti/Al/Ni/Au金属层形成源电极，如图7所示；
步骤7，采用快速热退火使源漏电极与二维电子气形成欧姆接触；
步骤8，采用等离子蚀刻的方法开出栅极槽，栅极槽位于两个源极与两个漏极之间，从第二AlGaN势垒层表面一直蚀刻到第一GaN外延层和第一AlGaN势垒层界面处，然后沉积栅介质层和栅极金属形成栅电极，如图8所示；
步骤9，CVD生长氮化硅器件表面钝化层。
最后制备的器件结构如图9所示，该器件的导电沟道位于栅极两边，栅介质层与第二GaN外延层的界面处，当栅极施加正电压时会形成如图1所示的电子沟道。
该实施例提出了一种具有垂直沟道的双二维电子气氮化镓HEMT器件结构，减小了单个器件所占的晶圆面积，增大了面功率密度，并且增大了增强型的阈值电压。
在本说明书的描述中，术语“第一”、“第二”仅用于描述的目的，而不能理解为指示或暗示相对重要性，除非另有明确的规定和限定；术语“连接”、“安装”、“固定”等均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶体管，其特征在于，包括：
衬底；
第一半导体层，复合于所述衬底，所述第一半导体层具有第一二维电子气沟道；
第二半导体层，复合于所述第一半导体层背离所述衬底的一侧，所述第一半导体层具有第二二维电子气沟道和对称设置的漏极凹槽，所述漏极凹槽的底部延伸至所述第一半导体层，所述漏极凹槽中设置有漏电极；
绝缘层，复合于所述第二半导体层和所述漏电极背离所述第一半导体层的一侧，所述绝缘层具有栅极凹槽以及对称设置的源极凹槽，所述源极凹槽的底部延伸至所述第二半导体层，所述源极凹槽中设置有源电极，所述栅极凹槽的底部延伸至所述第一二维电子气沟道，所述栅极凹槽的内壁具有栅介质层，所述栅极凹槽中设置有栅电极；
其中，基于在所述栅电极上施加的电压大于电压阈值，则所述栅电极两侧的栅介质层和所述第二半导体层的接触面形成电子导电沟道，以使所述源电极和所述漏电极通过所述电子导电沟道电连接。
2.根据权利要求1所述的晶体管，其特征在于，
所述第一半导体层包括缓冲层、第一沟道层和第一势垒层，缓冲层复合于所述衬底，所述第一势垒层复合于所述第一沟道层背离所述缓冲层的一侧，所述第一沟道层和所述第一势垒层的接触面形成所述第一二维电子气沟道，所述第一二维电子气沟道和所述漏电极形成欧姆接触；
所述第二半导体层包括第二沟道层和第二势垒层，所述第二势垒层复合于所述第二沟道层背离所述第一势垒层的一侧，所述第二沟道层和所述第二势垒层的接触面形成所述第二二维电子气沟道，所述第二二维电子气沟道与所述源电极形成欧姆接触。
3.根据权利要求2所述的晶体管，其特征在于，
所述漏电极位于所述第一势垒层背离所述第一沟道层的一侧；
所述源电极位于所述第二势垒层背离所述第二沟道层的一侧；
沿所述漏电极背离所述衬底的方向，所述漏电极的水平位置低于所述源电极水平位置；
所述栅电极位于两个所述源电极之间，和/或所述栅电极位于两个所述漏电极之间；
所述栅电极采用T型栅结构，所述栅电极从所述绝缘层延伸至所述第一沟道层和所述第一势垒层的接触面，所述栅电极和所述栅介质层构成绝缘栅极结构。
4.根据权利要求2或3所述的晶体管，其特征在于，还包括：
P型掺杂区域，位于所述第二沟道层中，所述P型掺杂区域与所述源极对应设置，所述P型掺杂区域的掺杂浓度为1.2×1018～1×1019cm-3；
钝化层，复合于所述绝缘层、所述源电极和所述栅电极背离所述第二势垒层的一侧。
5.根据权利要求4所述的晶体管，其特征在于，
所述缓冲层包括AlGaN缓冲层；
所述第一沟道层包括第一GaN沟道层；
所述第一势垒层包括第一AlGaN势垒层；
所述第二沟道层包括第二GaN沟道层，所述第二GaN沟道层具有掺杂部和沟道部，所述P型掺杂区域位于所述掺杂部和所述沟道部之间；
所述第二势垒层包括第二AlGaN势垒层；
所述AlGaN缓冲层、所述第一AlGaN势垒层和所述第二AlGaN势垒层的厚度为20nm～30nm，所述AlGaN缓冲层的Al组分在0～1之间，所述第一AlGaN势垒层和第二AlGaN势垒层的Al组分在0.2～0.25之间；
所述第一GaN沟道层和第二GaN沟道层的厚度为1.5μm～3.5μm；
所述栅介质层包括氮化硅层，所述氮化硅层厚度为
6.一种晶体管的制备方法，适于制备如权利要求1至5中任一项所述的晶体管，其特征在于，包括：
在衬底上依次外延生长第一半导体层和第二半导体层；
蚀刻所述第二半导体层至所述第一半导体层的表面，得到漏极凹槽；
在所述漏极凹槽中沉积金属，形成漏电极；
在所述漏电极和所述第二半导体层上外延生长绝缘层；
刻蚀所述绝缘层至所述第二半导体层的表面，得到源极凹槽；
在所述源极凹槽中沉积金属，形成源电极，并进行快速热退火处理；
刻蚀所述绝缘层至所述第一半导体层的第一二维电子气沟道，得到栅极凹槽，并在所述栅极凹槽的内壁上沉积栅介质层；
在所述栅极凹槽中沉积金属，形成栅电极。
7.根据权利要求6所述的晶体管的制备方法，其特征在于，所述第二半导体层包括第二沟道层和第二势垒层；所述外延生长所述第二半导体层的步骤，具体包括：
在所述第一半导体层上外延生长所述第二沟道层的掺杂部；
采用等离子体浸没注入工艺或离子注入工艺、退火激活工艺，在所述掺杂部上形成P型掺杂区域，并继续外延生长所述第二沟道层的沟道部；
在所述沟道部上外延生长所述第二势垒层。
8.根据权利要求7所述的晶体管的制备方法，其特征在于，
所述快速热退火处理的加热温度范围为800℃～900℃，加热时间范围为80s～100s；
所述P型掺杂区域注入的离子为Mg离子，所述退火激活工艺的加热温度范围为1000℃～1400℃，加热时间范围为60s～120s。
9.根据权利要求5至8中任一项所述的晶体管的制备方法，其特征在于，还包括：
在所述栅电极、所述绝缘层上沉积钝化层。
10.根据权利要求5至8中任一项所述的晶体管的制备方法，其特征在于，所述在衬底上依次外延生长第一半导体层和第二半导体层的步骤之前，还包括：
依次对所述衬底进行有机清洗、酸清洗、去离子水清洗、碱性溶液清洗、去离子水清洗。
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