CN113534887A - 基于实时总线的板卡间时间同步方法、装置和电子设备 - Google Patents
基于实时总线的板卡间时间同步方法、装置和电子设备 Download PDFInfo
- Publication number
- CN113534887A CN113534887A CN202110706300.1A CN202110706300A CN113534887A CN 113534887 A CN113534887 A CN 113534887A CN 202110706300 A CN202110706300 A CN 202110706300A CN 113534887 A CN113534887 A CN 113534887A
- Authority
- CN
- China
- Prior art keywords
- cpu
- time
- time synchronization
- board card
- synchronization frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 230000001360 synchronised effect Effects 0.000 claims abstract description 19
- 238000012545 processing Methods 0.000 claims description 11
- 238000004590 computer program Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000003993 interaction Effects 0.000 abstract description 7
- 230000000737 periodic effect Effects 0.000 abstract description 4
- 238000004891 communication Methods 0.000 description 12
- 230000002452 interceptive effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 238000011084 recovery Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000033764 rhythmic process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明提供一种基于实时总线的板卡间时间同步方法、装置和电子设备，包括：从机板卡第一CPU接收主机板卡第一CPU发来的第一同步帧；从机板卡第二CPU接收主机板卡第二CPU发来的第二同步帧；主机板卡两CPU时钟周期一致，各同步帧周期性发送；基于第一同步帧和第二同步帧更新从机板卡第一CPU和第二CPU的时钟周期，使得从机板卡第一CPU和第二CPU的时钟周期，实时与主机板卡第一CPU和第二CPU的时钟周期保持一致。本发明提供的方法、装置和电子设备，解决了同一实时总线上的独立设备之间周期运行交互对时间和连续性较敏感的数据的延时、丢包和不连续的问题，实现了独立设备之间数据能够固定延时稳定传输。
Description
技术领域
本发明涉及板卡时间同步技术领域，尤其涉及一种基于实时总线的板卡间时间同步方法、装置和电子设备。
背景技术
在现有的安全计算机平台***环境运行时，采用请求响应机制，由于主机板卡和从机板卡之间的周期运行相互独立，不能保证主机板卡及时的读取到从机板卡产生的速度信息，并及时使用，导致速度获取延时不稳定，主机板卡计算距离产生较大误差。主机板卡无法知道速度信息产生的确定的时刻，导致主机板卡无法根据时间做补偿。需要设计一种通用的时间同步机制，完成主机板卡与从机板卡的时间同步。
现有技术中的主机板卡与从机板卡之间的时间同步存在如下两个缺点：
缺点一，独立设备之间通信，采用请求响应机制，便于主机板卡在合适的时刻接收其他***设备信息，但仅适合处理一些对时间不敏感的数据，如果出现对时间比较敏感的数据，请求响应机制就会产生极其不稳定的延时；
缺点二，在请求响应机制中，为保证***设备及时响应，且收到最新的响应数据，主机板卡的周期应大于***设备的周期。缺点就是会导致出现丢包现象，不适用对数据连续性较敏感的数据。
因此，如何避免现有的主机板卡和从机板卡之间同步不精确导致的处理数据不稳定的延时，以及由于主机板卡从机板卡周期不同导致的两者之间传输数据存在丢包现象，仍然是本领域技术人员亟待解决的问题。
发明内容
本发明提供一种基于实时总线的板卡间时间同步方法、装置和电子设备，用以解决现有的主机板卡和从机板卡之间同步不精确导致的处理数据不稳定的延时，以及由于主机板卡从机板卡周期不同导致的两者之间传输数据存在丢包现象的问题，通过将从机板卡的两个中央处理器(Central Processing Unit，CPU)时钟的周期和主机板卡的CPU时钟周期设定为相同，可以保证避免传输数据的丢包发生，然后再基于主机板卡上两个CPU分别实时发送的第一时间同步帧和第二时间同步帧对从机板卡上的两个CPU进行实时时钟更新，保证从机板卡上的两个CPU相互同步的同时还与主机板卡CPU同步，主机板卡和从机板卡都有两个CPU可以进一步实现双实时总线冗余网络，降低网络中断的概率。
本发明提供一种基于实时总线的板卡间时间同步方法，包括：
从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；
所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；
基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，所述基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，包括：
以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU；
其中，所述最早时间同步帧为所述第一时间同步帧或者所述第二时间同步帧。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，所述以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU，包括：
若从机板卡上的第一CPU和第二CPU的时钟显示时刻相同，且从机板卡上的第一CPU接收到第一时间同步帧和从机板卡上的第二CPU接收到第二时间同步帧的时刻相同，
则从机板卡上的第一CPU以第一时间同步帧进行时钟更新，从机板卡上的第二CPU以第二时间同步帧进行时钟更新；否则，
最早收到时间同步帧的从机板卡上的任一CPU以串行***设备接口SPI交互帧，将所述时间同步帧转发至另一CPU以供其同步时钟。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，若从机板卡上的第一CPU不是第一次接收第一时间同步帧，且从机板卡上的第二CPU不是第一次接收第二时间同步帧，则还包括网络环境检查；
其中，所述网络环境检查为：
基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
比较所述预计更新时刻和所述从机板卡上的任一CPU时钟的本地时刻；
若两者差值超过预设阈值，则发出主机板卡和从机板卡间网络故障报警。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，若发生主机板卡和从机板卡之间网络中断，
则从恢复网络后主机板卡运行的第二个周期开始，进行所述网络环境检查。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，还包括：
若发生主机板卡和从机板卡之间网络中断，
则从恢复网络后主机板卡运行的第二个周期开始，进行所述网络环境检查。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，所述第一时间同步帧和第二时间同步帧均携带主机板卡的主机板卡类型、周期号和周期时间。
根据本发明提供的一种基于实时总线的板卡间时间同步方法，所述基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻，包括：
基于最早时间同步帧的周期号和周期时间，以及预设的所述最早时间同步帧发送接收双方之间的时间同步帧传输时间，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
其中，所述最早时间同步帧为所述第一时间同步帧和所述第二时间同步帧中最早达到从机板卡对应CPU的时间同步帧。
本发明还提供一种基于实时总线的板卡间时间同步装置，包括：
第一接收单元，用于从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；
第二接收单元，用于所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；
更新单元，用于基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述的基于实时总线的板卡间时间同步方法的步骤。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述的基于实时总线的板卡间时间同步方法的步骤。
本发明提供的基于实时总线的板卡间时间同步方法、装置和电子设备，通过从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。将从机板卡的两个CPU时钟的周期和主机板卡的CPU时钟周期设定为相同，可以避免数据传输时丢包的发生，然后再基于主机板卡上两个CPU分别实时发送的第一时间同步帧和第二时间同步帧，第一时间同步帧和第二时间同步帧能够对从机板卡上的两个CPU进行实时时钟更新，从而保证了从机板卡上的两个CPU相互同步，并且还保证了从机板卡上的CPU与主机板卡的CPU同步。进一步的，主机板卡和从机板卡都有两个CPU，能够实现双实时总线冗余网络，降低网络中断的概率。因此，本发明提供的方法、装置和电子设备，解决了同一实时总线上的独立设备之间周期运行交互对时间和连续性敏感的数据的延时、丢包和不连续的问题，实现了独立设备之间数据能够固定延时和稳定传输。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种基于实时总线的板卡间时间同步方法的流程示意图；
图2为本发明提供的初始化时间同步流程示意图；
图3为本发明提供的包括周期时间校准的时间同步流程图；
图4为本发明提供的基于实时总线的板卡间时间同步装置的结构示意图；
图5为本发明提供的一种电子设备的实体结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
由于现有的主机板卡和从机板卡之间普遍存在同步不精确导致的处理数据不稳定的延时，以及由于主机板卡从机板卡周期不同导致的两者之间传输数据存在丢包现象的问题。下面结合图1-图3描述本发明的一种基于实时总线的板卡间时间同步方法。
此处需要说明的是，为了保证主机板卡和从机板卡之间的通信可靠性，采用双网通信，即主机板卡上有两个CPU，从机板卡上也有两个CPU，主机板卡上的第一CPU和从机板卡上的第二CPU通信接入POWERLINK绿网，主机板卡上的第二CPU和从机板卡上的第二CPU通信接入POWERLINK紫网，任一板卡上自身的两个CPU构成二取关系，如此可以实现双实时总线冗余网络保证在其中只有一个POWERLINK网络通信断开时还可以通过另外一个正常工作的POWERLINK网络继续主机板卡和从机板卡之间的通信；而主机板卡或者从机板卡的板卡上自身的两个CPU通过串行***设备接口(Serial Perripheral Interface，SPI)进行连接，即自身的两个CPU通过SPI交互帧进行同步以实现板卡内部的时间同步。
图1为本发明提供的一种基于实时总线的板卡间时间同步方法的流程示意图，如图1所示，该方法包括：
步骤110，从机板卡上的第一CPU接收主机板卡上的第一CPU发来的第一时间同步帧。
可选的，本发明提供的基于实时总线的板卡间时间同步方法是在需要进行通信的主机板卡和从机板卡之间实现，更进一步地，主机板卡向从机板卡下发同步信息，从机板卡基于主机板卡提供的同步信息实现自身板卡上两个CPU的时钟同步。由于主机板卡和从机板卡上的两个CPU均一个接入POWERLINK绿网，一个接入POWERLINK紫网，那么主机板卡上的任一CPU有与其对应的从机板卡上的CPU，将任一板卡上自身含有的CPU区分成第一CPU和第二CPU，例如，主机板卡和从机板卡上的第一CPU均接入POWERLINK绿网，主机板卡和从机板卡上的第二CPU均接入POWERLINK紫网；或者，主机板卡和从机板卡上的第一CPU均接入POWERLINK紫网，主机板卡和从机板卡上的第二CPU均接入POWERLINK绿网。因此，从机板卡上的第一CPU接收与其接入相同POWERLINK网络的主机板卡上的第一CPU发来的第一时间同步帧，通常，从机板卡接收到主机板卡的时间同步帧会先进行数据有效性的校验，因此，从机板卡上的第一CPU会对接收到的第一时间同步帧进行数据校验查看数据的有效性，然后再在中断处理中记录接收到的第一时间同步帧的时刻以及第一时间同步数据内容，以便在同一周期内的空闲时刻处理。
此处需要说明的是，常用的主机板卡的时钟周期都在100ms-200ms的范围内，为了保证不会发生丢包现象，现在将主机板卡和从机板卡的时钟周期设置为相同，例如，若主机板卡的时钟周期为200ms，即主机板卡上的分别接入不同POWERLINK的两个CPU的时钟周期都是200ms，那么也会将从机板卡的时钟周期设置为200ms，即从机板卡上的分别接入不同POWERLINK的两个CPU的时钟周期都是200ms。主机板卡和从机板卡的时钟周期设定为相同，可以避免在主机板卡的同一周期内发送的获取数据请求，当获取数据请求被从机板卡接收时，由于从机板卡的周期小，所以从机板卡已经完成多次数据更新，返回的数据已经是最新的数据而无法提供主机板卡请求对应时刻的被更新覆盖掉的数据，导致的主机板卡从机板卡之间数据传输的丢包现象。
步骤120，所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送。
可选的，从机板卡上的第二CPU接收与其接入相同POWERLINK网络的主机板卡上的第二CPU发来的第二时间同步帧，通常，从机板卡接收到主机板卡的时间同步帧糊会先进行数据有效性的校验，因此，从机板卡上的第二CPU会对接收到的第二时间同步帧进行数据校验查看数据的有效性，然后再在中断记录中记录接收到的第二时间同步帧的时刻以及第二时间同步数据内容，以便在同一周期内的空闲时刻处理。此处需要说明的是，主机板卡上的第一CPU和第二CPU的时钟周期一致，才能保证第一时间同步帧和第二时间同步帧的冗余双网时间同步机制的实施，即在接入一个POWERLINK网络对应的主机板卡和从机板卡之间CPU的时钟同步出现故障时，可以采用接入另一个POWERLINK网络对应的主机板卡和从机板卡之间CPU的时钟同步进行从机板卡和主机板卡之间的时钟同步，那么作为提供时钟同步标准参考时钟源的主机板卡的第一CPU和第二CPU，它们的时钟周期需要保持一致。而且，主机板卡上的两个CPU都是持续周期性地向从机板卡上各自对应的CPU发送时间同步帧，以保证从机板卡能持续实时校准时钟，与主机板卡实时同步。
步骤130，基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
可选的，从机板卡上的两个CPU都会在自身周期的特定时期去获取存储在中断记录中的时间同步帧，然后从机板卡上的两个CPU以第一时间同步帧和第二时间同步帧中的最优时间进行时间同步，此处需要说明的是，最优时间的判定标准则是最先到达从机板卡CPU的时间同步帧，由于在从机板卡上的任一CPU在中断处理中会记录收到时间同步帧的时刻，因此，以收到时间同步帧的时刻最早的从机板卡上的CPU接收的时间同步帧中携带的时间信息作为最优时间对从机板卡上的两个CPU进行时钟的同步。例如，此处可以将最优时间定义为最早到达从机板卡中任一CPU的时间同步帧所携带的时间信息。由于板卡上自身的两个CPU之间会持续互发SPI交互帧广播自身时间，因此，一旦一个CPU接收到主机板卡对应CPU发送过来的时间同步帧并进行时钟同步的更新后，就会将自身最新的时间通过SPI交互帧分享给对方，而对方若此时还没有收到自己对应的主机板卡CPU的时间同步帧，则直接采用自身板卡上另一个CPU分享的最新时间更新自身的时钟时间，从机板卡上的两个CPU都完成自身时钟时间的更新后则不再变化，等待下一周期的时间同步帧的达到进行下一周期的时间同步。如果仅有一个CPU收到网络上的时间同步帧则默认使用该数据进行时间同步。如果双CPU均未收到时间同步帧则不进行时间同步。
此处需要说明的是，由于从机板卡自身的两个CPU之间使用更高频的SPI交互帧互相分享自身时钟时刻，因此，从机板卡自身的两个CPU之间的时间默认保持同步且时刻一致，因为除开时间同步初始化的前两个周期，上一个周期中无论从机板卡中哪一个CPU先接收到时间同步帧进行了自身CPU时钟的更新，都会将更新后的时间分享给自身板卡上的另一个，即从机板卡上的两个CPU在接收主机板卡发送的同步信息完成自身时钟更新的时候，它们的时钟是一致的，再下一周期的主机板卡时间同步信息达到之前，它们之间可以通过SPI交互帧维持时钟同步一致。若一个CPU接收到主机板卡对应CPU发送过来的时间同步帧并进行时钟同步的更新后，将自身最新的时间通过SPI交互帧分享给对方，而对方此时已经收到自己对应的主机板卡CPU的时间同步帧并也完成了自身时钟的更新，那么对方无需基于SPI交互帧分享的时间信息继续进行时钟的更新，因为这种情况说明，两个POWERLINK网络之间的时间同步都非常准确，从机板卡的两个CPU可以同时收到主机板卡的两个CPU分别发送过来的时间同步帧并进行各自的时间同步更新，当然这是在本发明默认主机板卡的两个CPU都是在每个周期的同一固定时刻向从机板卡的对应CPU发送各自的时间同步帧，且默认主机板卡第一CPU到从机板卡第一CPU的时间同步帧的传输耗时和主机板卡第二CPU到从机板卡第二CPU的时间同步帧的传输耗时相等。
此处还需要说明的是，设置从机板卡上的第一CPU和第二CPU的周期和主机板卡上的任意CPU保持一致，其中，所述任意CPU的范围默认为主机板卡上的第一CPU和第二CPU，即板卡自身上两个CPU的周期是默认相同，而设置两个板卡上的CPU周期也相同，即主机板卡和从机板卡两个板卡上一共四个CPU的周期都相同。
本发明提供的方法，通过从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；从机板卡上的第二CPU接收主机板卡上的第二CPU发来的第二时间同步帧；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟；其中，所述从机板卡上的第一CPU和第二CPU的周期和主机板卡上的任意CPU保持一致。由于将从机板卡的两个CPU时钟的周期和主机板卡的CPU时钟周期设定为相同，可以保证避免传输数据的丢包发生，然后再基于主机板卡上两个CPU分别实时发送的第一时间同步帧和第二时间同步帧对从机板卡上的两个CPU进行实时时钟更新，保证从机板卡上的两个CPU相互同步的同时还与主机板卡CPU同步，主机板卡和从机板卡都有两个CPU可以进一步实现双实时总线冗余网络，降低网络中断的概率。因此，本发明提供的方法，解决了同一实时总线上的独立设备之间周期运行交互对时间和连续性较敏感的数据的延时、丢包和不连续的问题，实现了独立设备之间数据能够固定延时稳定传输。
基于上述实施例，该方法中，所述基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，包括：
以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU；
其中，所述最早时间同步帧为所述第一时间同步帧或者所述第二时间同步帧。
可选的，此处进一步将基于第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟的处理方式限定为基于以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU。这种限定方式，从时间同步帧的传输耗时方面认定时间同步帧的优劣性，可以更方便快捷的选出两个时间同步帧之中的最优时间。由于在只有一个CPU的板卡之间的时间同步的同步算法是将在主控方发出的时间同步帧携带的时间信息的基础上加上时间同步帧的传输时间作为受控方需要更新的接收时刻，因此，传输时间通常会是一个预先测试得到平均值或者设定的经验值，然后默认每次同步帧的传输都耗费相同的该预先测试得到平均值或者设定的经验值的时间。现在存在两对CPU之间的时间同步帧耗时的比较，显然最先到达的时间同步帧的耗时会更大概率与该预先测试得到平均值或者设定的经验值的时间相同，而晚到通常被认为是传输过程中遇到某些障碍导致其时间同步帧的传输耗时超过该预先测试得到平均值或者设定的经验值的时间。因此，从机板卡上的两个CPU进行时钟时间同步更新的策略则是以最早收到主机板卡上对应CPU发送来的时间同步帧中携带的时间信息进行更新。例如，最早接收到的时间同步帧上的时间信息是时间同步帧的发送时刻是T1(以主机板卡对应CPU的时钟进行计时得到)，预设的时间同步数据帧在两个板卡对应CPU之间的传输耗时为t，而该时间同步帧到达从机板卡上对应CPU的时间为T2(以从机板卡对应CPU的时钟进行计时得到)，那么可以确定，从机板卡相对于主机板卡在时间上的偏差为T2-T1-t，以该最早收到主机板卡上对应CPU发送来的时间同步帧中携带的时间信息进行更新时，则用T2-T1-t的偏差以对应的正负方向去修正从机板卡对应CPU上的时钟时刻进行更新，然后对应CPU再将更新后的时间通过SPI交互帧分享给自身板卡上的另一个CPU。
基于上述实施例，该方法中，所述以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU，包括：
若从机板卡上的第一CPU和第二CPU的时钟显示时刻相同，且从机板卡上的第一CPU接收到第一时间同步帧和从机板卡上的第二CPU接收到第二时间同步帧的时刻相同，
则从机板卡上的第一CPU以第一时间同步帧进行时钟更新，从机板卡上的第二CPU以第二时间同步帧进行时钟更新；否则，
最早收到时间同步帧的从机板卡上的任一CPU以串行***设备接口SPI交互帧，将所述时间同步帧转发至另一CPU以供其同步时钟。
可选的，此处将以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU分两种情况进行说明，为从机板卡上两个CPU的时钟同步提供细节原理上的过程描述证实其可以通过板卡之间以及板卡内部的特定通信协议实现，以提供识别最早到达从机板卡上的最早时间帧的方法，以及更新从机板卡上两个CPU时钟的最便捷的更新逻辑：
一种情况是接入POWERLINK绿网的一对CPU和接入POWERLINK紫网中的一对CPU的时间严格同步，连从机板卡上的第一CPU和第二CPU接收各自的时间同步帧的时刻都一致，那么它们各自通过自身接收的时间同步帧进行各自CPU的时钟同步，无需对方通过SPI交互帧分享的时间进行自身时钟的同步，因为在第一次接收到对方携带有更新后时间的SPI交互帧时，其自身也已经基于收到的时间同步帧完成时钟更新，与对方发送的SPI交互帧分享的最新时间相同，因此无需依靠SPI交互帧来更新从机板卡上其中一个CPU；
另一种情况是接入POWERLINK绿网的一对CPU和接入POWERLINK紫网中的一对CPU的时间未严格同步，例如当前同步周期里其中一对CPU之间的时间同步帧的传输遇到故障，导致必须以晚于提前预设的经验值或者测试平均值很多的时间到达从机板卡对应的CPU，那么此时再拿提前预设的经验值或者测试平均值以该时间同步帧携带的时间信息和到达时刻计算更新从机板卡对应CPU的时钟时间是显然不准确的。由于两对CPU之间的时间同步帧的传输都遇到故障导致传输耗时均偏离的概率极低，因此，以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU的具体操作则是，最早收到时间同步帧的从机板卡上的任一CPU以串行***设备接口SPI交互帧将所述时间同步帧转发至另一CPU以供其同步时钟。
基于上述实施例，该方法中，若从机板卡上的第一CPU不是第一次接收第一时间同步帧，且从机板卡上的第二CPU不是第一次接收第二时间同步帧，则还包括网络环境检查；
其中，所述网络环境检查为：
基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
比较所述预计更新时刻和所述从机板卡上的任一CPU时钟的本地时刻；
若两者差值超过预设阈值，则发出主机板卡和从机板卡间网络故障报警。
可选的，为了避免两对CPU之间时间同步帧的传输都遇到故障导致传输耗时均偏离的极端情况，所述极端情况为：即使以最早收到的时间同步帧对从机板卡的两个CPU进行时钟同步，所述最早收到的时间同步帧仍然耗费的传输时间偏离预设的统一传输时间过多，导致时钟同步也不准，因此，在本发明的其他实施例中，增加网络环境检查步骤，即在从机板卡上的第一CPU不是第一次接收第一时间同步帧且从机板卡上的第二CPU不是第一次接收第二时间同步帧的情况下，比较基于所述第一时间同步帧和所述第二时间同步帧中用于更新所述从机板卡上的第一CPU时钟的时刻和所述从机板卡上的任一CPU时钟的本地时刻，若两者差值超过预设阈值，则发出主机板卡和从机板卡间网络故障报警。如果基于当前周期最早接收到的时间同步帧更新的时间与以从机板卡自身CPU本地时钟计时得到的时间的误差超过一定阈值，则说明当前周期内两个POWERLINK的网络环境都出现故障，需要发出报警，提示网络不稳定，导向安全处理。更进一步地，将本发明提供的方法分为两个阶段，第一个阶段是时间同步初始化阶段，图2为本发明提供的初始化时间同步流程示意图，如图2所示，对于主机板卡和从机板卡开始时间同步的第一个周期，主机板卡第一CPU将第一时间同步帧发往从机板卡第一CPU，主机板卡第二CPU将第二时间同步帧发往从机板卡第二CPU，从机板卡的两个CPU通过SPI交互帧选出所述第一时间同步帧和所述第二时间同步帧中携带的时间信息中的最优时间用于更新自身CPU时钟时间；第二阶段是周期时间校准阶段，图3为本发明提供的包括周期时间校准的时间同步流程图，如图3所示，在从机板卡的第一CPU和第二CPU根据各自接收的时间同步帧确定将要更新的时间或者根据相互之间的SPI交互帧共享最早接收到的时间同步帧确定的将要更新的时间后，计算将要更新的时间与从机板卡CPU本地跑的时间之间的误差Te，完成时间校准即完成网络环境检查，若Te超出预设阈值，则发出网络故障报警。图3中的接收前Tb时刻表示，从机板卡应与主机板卡保持固定节奏，即应考虑从机板卡处理完数据的最大时间，并在处理完数据时发送到主机板卡，在主机板卡接收数据前Tb时刻将数据发送到主机板卡。
基于上述实施例，该方法中，还包括：
若发生主机板卡和从机板卡之间网络中断，
则从恢复网络后主机板卡运行的第二个周期开始，进行所述网络环境检查。
可选的，如果出现网络中断时，可按照历史时刻继续运行不进行时间校准，但是当网络恢复时，可能存在累积误差，所以在网络恢复的第一个时间同步周期，不需要判断时间同步误差阈值Te，一是因为累积误差大，没有判断计算误差然后判定的必要性，而是因为计算误差必须是在至少连续接收两个周期的时间同步帧的基础上进行，而恢复网络的第一个周期只接收到该周期的一个时间同步帧，即进行网络环境检查的连续两个周期的时间同步帧都没有，那么网络环境检查时，需要作为数据源，用于计算更新从机板卡上的任一CPU时钟的时刻的两个连续周期的所述第一时间同步帧和所述第二时间同步帧也就没有，故无法进行网络环境检查，而误差的计算只能在恢复网络后的第二个周期开始进行。因此，如图3所示，在第二个周期开始以后的后续的正常周期时间校准时继续判断时间同步误差阈值Te。如此，可以避免在网络中断后恢复的第一个周期就进行网络环境检查造成的计算资源浪费。
基于上述实施例，该方法中，所述第一时间同步帧和第二时间同步帧均携带主机板卡的主机类型、周期号和周期时间。
可选的，此处进一步限定时间同步帧中的数据内容，包括主机板卡类型、周期号和周期时间，所述主机板卡类型用于从机板卡CPU校验接收到的时间同步帧的有效性，是否来自对应的主机板卡CPU，周期号i表明发送该时间同步帧的主机板卡上的CPU时钟计时的该时间同步帧的发射时间对应的第i个周期，周期号表明发送该时间同步帧的主机板卡上的CPU时钟计时的该时间同步帧的发射时间对应的第i个周期内的第j毫秒，例如，主机板卡CPU的周期为200ms，那么其上任一CPU发出的目标时间同步帧内携带的周期号为6，周期时间为89表示所述目标时间同步帧的发送时刻为(6-1)×200+89＝1089ms，即所述目标时间同步帧的发送时刻为初始时刻开始计时后的1089ms。
基于上述实施例，该方法中，所述基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻，包括：
基于最早时间同步帧的周期号和周期时间，以及预设的所述最早时间同步帧发送接收双方之间的时间同步帧传输时间，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
其中，所述最早时间同步帧为所述第一时间同步帧和所述第二时间同步帧中最早达到从机主板对应CPU的时间同步帧。
可选的，如前文所述的，例如，最早接收到的时间同步帧上的时间信息是时间同步帧的发送时刻是T1(以主机板卡对应CPU的时钟进行计时得到)，预设的时间同步数据帧在两个板卡对应CPU之间的传输耗时为t，而该时间同步帧到达从机板卡上对应CPU的时间为T2(以从机板卡对应CPU的时钟进行计时得到)，那么可以确定，从机板卡相对于主机板卡在时间上的偏差为T2-T1-t，以该最早收到主机板卡上对应CPU发送来的时间同步帧中携带的时间信息进行更新时，则用T2-T1-t的偏差以对应的正负方向去修正从机板卡对应CPU上的时钟时刻进行更新，然后对应CPU再将更新后的时间通过SPI交互帧分享给自身板卡上的另一个CPU。上述例子描述了基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻的优选实施方式。
下面对本发明提供的基于实时总线的板卡间时间同步装置进行描述，下文描述的基于实时总线的板卡间时间同步装置与上文描述的一种基于实时总线的板卡间时间同步方法可相互对应参照。
图4为本发明提供的基于实时总线的板卡间时间同步装置的结构示意图，如图4所示，该装置包括第一接收单元410、第二接收单元420和更新单元430，其中，
所述第一接收单元410，用于从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；
所述第二接收单元420，用于所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；
所述更新单元430，用于基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
本发明提供的装置，通过从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。由于将从机板卡的两个CPU时钟的周期和主机板卡的CPU时钟周期设定为相同，可以保证避免传输数据的丢包发生，然后再基于主机板卡上两个CPU分别实时发送的第一时间同步帧和第二时间同步帧对从机板卡上的两个CPU进行实时时钟更新，保证从机板卡上的两个CPU相互同步的同时还与主机板卡CPU同步，主机板卡和从机板卡都有两个CPU可以进一步实现双实时总线冗余网络，降低网络中断的概率。因此，本发明提供的装置，解决了同一实时总线上的独立设备之间周期运行交互对时间和连续性较敏感的数据的延时、丢包和不连续的问题，实现了独立设备之间数据能够固定延时稳定传输。
基于上述实施例，该装置中，所述基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟，包括：
以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU；
其中，所述最早时间同步帧为所述第一时间同步帧或者所述第二时间同步帧。
基于上述实施例，该装置中，所述以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU，包括：
若从机板卡上的第一CPU和第二CPU的时钟显示时刻相同，且从机板卡上的第一CPU接收到第一时间同步帧和从机板卡上的第二CPU接收到第二时间同步帧的时刻相同，
则从机板卡上的第一CPU以第一时间同步帧进行时钟更新，从机板卡上的第二CPU以第二时间同步帧进行时钟更新；否则，
最早收到时间同步帧的从机板卡上的任一CPU以串行***设备接口SPI交互帧，将所述时间同步帧转发至另一CPU以供其同步时钟。
基于上述实施例，该装置中，若从机板卡上的第一CPU不是第一次接收第一时间同步帧且从机板卡上的第二CPU不是第一次接收第二时间同步帧，则该装置还包括网络环境检查模块，用于：
基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
比较所述预计更新时刻和所述从机板卡上的任一CPU时钟的本地时刻；
若两者差值超过预设阈值，则发出主机板卡和从机板卡间网络故障报警。
基于上述实施例，该装置中，还包括中断恢复模块，用于：
若发生主机板卡和从机板卡之间网络中断，
则从恢复网络后主机板卡运行的第二个周期开始，进行所述网络环境检查。
基于上述实施例，该装置中，所述第一时间同步帧和第二时间同步帧均携带主机板卡的主机类型、周期号和周期时间。
基于上述实施例，该装置中，所述基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻，包括：
基于最早时间同步帧的周期号和周期时间，以及预设的所述最早时间同步帧发送接收双方之间的时间同步帧传输时间，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
其中，所述最早时间同步帧为所述第一时间同步帧和所述第二时间同步帧中最早达到从机主板对应CPU的时间同步帧。
图5为本发明提供的一种电子设备的实体结构示意图，如图5所示，该电子设备可以包括：处理器(processor)510、通信接口(Communications Interface)520、存储器(memory)530和通信总线540，其中，处理器510，通信接口520，存储器530通过通信总线540完成相互间的通信。处理器510可以调用存储器530中的逻辑指令，以执行基于实时总线的板卡间时间同步方法，该方法包括：从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
此外，上述的存储器530中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法所提供的基于实时总线的板卡间时间同步方法，该方法包括：从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的基于实时总线的板卡间时间同步方法，该方法包括：从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
以上所描述的服务器实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种基于实时总线的板卡间时间同步方法，其特征在于，包括：
从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；
所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；
基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
2.根据权利要求1所述的基于实时总线的板卡间时间同步方法，其特征在于，所述基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，包括：
以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU；
其中，所述最早时间同步帧为所述第一时间同步帧或者所述第二时间同步帧。
3.根据权利要求2所述的基于实时总线的板卡间时间同步方法，其特征在于，所述以最早到达从机板卡上的任一CPU的最早时间同步帧更新从机板卡上的第一CPU和第二CPU，包括：
若从机板卡上的第一CPU和第二CPU的时钟显示时刻相同，且从机板卡上的第一CPU接收到第一时间同步帧和从机板卡上的第二CPU接收到第二时间同步帧的时刻相同，
则从机板卡上的第一CPU以第一时间同步帧进行时钟更新，从机板卡上的第二CPU以第二时间同步帧进行时钟更新；否则，
最早收到时间同步帧的从机板卡上的任一CPU以串行***设备接口SPI交互帧，将所述时间同步帧转发至另一CPU以供其同步时钟。
4.根据权利要求1-3中任一项所述的基于实时总线的板卡间时间同步方法，其特征在于，若从机板卡上的第一CPU不是第一次接收第一时间同步帧，且从机板卡上的第二CPU不是第一次接收第二时间同步帧，则还包括网络环境检查；
其中，所述网络环境检查为：
基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
比较所述预计更新时刻和所述从机板卡上的任一CPU时钟的本地时刻；
若两者差值超过预设阈值，则发出主机板卡和从机板卡间网络故障报警。
5.根据权利要求4所述的基于实时总线的板卡间时间同步方法，其特征在于，还包括：
若发生主机板卡和从机板卡之间网络中断，
则从恢复网络后主机板卡运行的第二个周期开始，进行所述网络环境检查。
6.根据权利要求5所述的基于实时总线的板卡间时间同步方法，其特征在于，所述第一时间同步帧和第二时间同步帧均携带主机板卡的主机板卡类型、周期号和周期时间。
7.根据权利要求6所述的基于实时总线的板卡间时间同步方法，其特征在于，所述基于所述第一时间同步帧和所述第二时间同步帧，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻，包括：
基于最早时间同步帧的周期号和周期时间，以及预设的所述最早时间同步帧发送接收双方之间的时间同步帧传输时间，确定预计用于更新所述从机板卡上的第一CPU时钟的预计更新时刻；
其中，所述最早时间同步帧为所述第一时间同步帧和所述第二时间同步帧中最早达到从机板卡对应CPU的时间同步帧。
8.一种基于实时总线的板卡间时间同步装置，其特征在于，包括：
第一接收单元，用于从机板卡上的第一中央处理器CPU接收主机板卡上的第一CPU发来的第一时间同步帧；
第二接收单元，用于所述从机板卡上的第二CPU接收所述主机板卡上的第二CPU发来的第二时间同步帧；其中，所述主机板卡上第一CPU与第二CPU的时钟周期一致，且所述第一时间同步帧和所述第二时间同步帧周期性发送；
更新单元，用于基于所述第一时间同步帧和所述第二时间同步帧更新所述从机板卡上的第一CPU和第二CPU的时钟周期，使得所述从机板卡上的第一CPU和第二CPU的时钟周期，实时与所述主机板卡上的第一CPU和第二CPU的时钟周期保持一致。
9.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1至7中任一项所述的基于实时总线的板卡间时间同步方法的步骤。
10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1至7中任一项所述的基于实时总线的板卡间时间同步方法的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2021105722790 | 2021-05-25 | ||
| CN202110572279 | 2021-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113534887A true CN113534887A (zh) | 2021-10-22 |
| CN113534887B CN113534887B (zh) | 2024-06-14 |
Family
ID=78096635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110706300.1A Active CN113534887B (zh) | 2021-05-25 | 2021-06-24 | 基于实时总线的板卡间时间同步方法、装置和电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113534887B (zh) |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146585A (en) * | 1988-10-25 | 1992-09-08 | International Business Machines Corporation | Synchronized fault tolerant clocks for multiprocessor systems |
| US20050102586A1 (en) * | 2003-10-24 | 2005-05-12 | Chiu Victor Y. | Fail-operational global time reference in a redundant synchronous data bus system |
| CN101164264A (zh) * | 2005-04-22 | 2008-04-16 | 罗伯特·博世有限公司 | 用于对两个总线***进行同步的方法和设备以及由两个总线***组成的装置 |
| CN101631016A (zh) * | 2009-04-14 | 2010-01-20 | 华中科技大学 | 一种现场总线的时间同步方法 |
| CN201665226U (zh) * | 2009-11-02 | 2010-12-08 | 北京全路通信信号研究设计院 | 一种列控中心主处理设备 |
| CN102945221A (zh) * | 2012-10-18 | 2013-02-27 | 上海亨钧科技有限公司 | 一种全电子安全计算机联锁*** |
| CN103176870A (zh) * | 2013-03-21 | 2013-06-26 | 中国铁道科学研究院 | 一种多模式信息交互的冗余安全计算机平台 |
| CN106936529A (zh) * | 2017-02-28 | 2017-07-07 | 南方电网科学研究院有限责任公司 | 用于并行冗余协议网络中的时钟输出控制方法和*** |
| CN107959564A (zh) * | 2016-10-14 | 2018-04-24 | 欧姆龙株式会社 | 控制装置以及通信装置 |
| CN109639381A (zh) * | 2018-12-10 | 2019-04-16 | 交控科技股份有限公司 | 城市轨道交通信号***安全计算机平台主机软件校时方法 |
| CN110597124A (zh) * | 2019-09-18 | 2019-12-20 | 南京南瑞继保电气有限公司 | 一种硬件冗余的通信架构 |
| CN111865467A (zh) * | 2020-07-20 | 2020-10-30 | 深圳市风云实业有限公司 | 用于时延测试的分布式机箱板卡间时钟同步***及方法 |
| CN112119365A (zh) * | 2019-07-10 | 2020-12-22 | 深圳市大疆创新科技有限公司 | 时间同步方法、多传感器***及可移动平台 |
| CN112666870A (zh) * | 2020-12-25 | 2021-04-16 | 交控科技股份有限公司 | 一种站台门控制***及控制方法 |
-
2021
- 2021-06-24 CN CN202110706300.1A patent/CN113534887B/zh active Active
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146585A (en) * | 1988-10-25 | 1992-09-08 | International Business Machines Corporation | Synchronized fault tolerant clocks for multiprocessor systems |
| US20050102586A1 (en) * | 2003-10-24 | 2005-05-12 | Chiu Victor Y. | Fail-operational global time reference in a redundant synchronous data bus system |
| CN101164264A (zh) * | 2005-04-22 | 2008-04-16 | 罗伯特·博世有限公司 | 用于对两个总线***进行同步的方法和设备以及由两个总线***组成的装置 |
| CN101631016A (zh) * | 2009-04-14 | 2010-01-20 | 华中科技大学 | 一种现场总线的时间同步方法 |
| CN201665226U (zh) * | 2009-11-02 | 2010-12-08 | 北京全路通信信号研究设计院 | 一种列控中心主处理设备 |
| CN102945221A (zh) * | 2012-10-18 | 2013-02-27 | 上海亨钧科技有限公司 | 一种全电子安全计算机联锁*** |
| CN103176870A (zh) * | 2013-03-21 | 2013-06-26 | 中国铁道科学研究院 | 一种多模式信息交互的冗余安全计算机平台 |
| CN107959564A (zh) * | 2016-10-14 | 2018-04-24 | 欧姆龙株式会社 | 控制装置以及通信装置 |
| CN106936529A (zh) * | 2017-02-28 | 2017-07-07 | 南方电网科学研究院有限责任公司 | 用于并行冗余协议网络中的时钟输出控制方法和*** |
| CN109639381A (zh) * | 2018-12-10 | 2019-04-16 | 交控科技股份有限公司 | 城市轨道交通信号***安全计算机平台主机软件校时方法 |
| CN112119365A (zh) * | 2019-07-10 | 2020-12-22 | 深圳市大疆创新科技有限公司 | 时间同步方法、多传感器***及可移动平台 |
| CN110597124A (zh) * | 2019-09-18 | 2019-12-20 | 南京南瑞继保电气有限公司 | 一种硬件冗余的通信架构 |
| CN111865467A (zh) * | 2020-07-20 | 2020-10-30 | 深圳市风云实业有限公司 | 用于时延测试的分布式机箱板卡间时钟同步***及方法 |
| CN112666870A (zh) * | 2020-12-25 | 2021-04-16 | 交控科技股份有限公司 | 一种站台门控制***及控制方法 |
Non-Patent Citations (2)
| Title |
|---|
| 傅磊;戴冠中;何鹏举;: "基于以太网的控制***时间同步机制研究", 计算机测量与控制, vol. 15, no. 01, 25 January 2007 (2007-01-25), pages 62 - 65 * |
| 许聪;张磊;凌震;: "TTE在运载火箭控制***中的应用", 航天控制, vol. 35, no. 01, 15 February 2017 (2017-02-15), pages 86 - 91 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113534887B (zh) | 2024-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109951331B (zh) | 用于发送信息的方法、装置和计算集群 | |
| CA2675645C (en) | Facilitating synchronization of servers in a coordinated timing network | |
| US8001225B2 (en) | Server time protocol messages and methods | |
| CN102984059B (zh) | 千兆以太网冗余网卡及其链路切换条件判定结果控制方法 | |
| US9112626B2 (en) | Employing configuration information to determine the role of a server in a coordinated timing network | |
| US20090257456A1 (en) | Coordinated timing network having servers of different capabilities | |
| CN110492967B (zh) | 一种时间同步方法、中继设备及装置 | |
| CN109245926B (zh) | 智能网卡、智能网卡***及控制方法 | |
| CN111385107B (zh) | 一种服务器的主备切换处理方法及装置 | |
| WO2008092750A1 (en) | Facilitating recovery in a coordinated timing network | |
| CN105471622A (zh) | 一种基于Galera的控制节点主备切换的高可用方法及*** | |
| US9350803B2 (en) | Information management method and device | |
| CN109471588B (zh) | 一种同步方法及设备 | |
| CN115694704A (zh) | 一种时间同步方法、装置、设备及存储介质 | |
| CN105227289A (zh) | 一种快速精确安全的时钟同步方法及*** | |
| US20230362854A1 (en) | Method and Apparatus for Selecting Clock Source | |
| WO2014040535A1 (en) | Information management method and device | |
| CN113534887B (zh) | 基于实时总线的板卡间时间同步方法、装置和电子设备 | |
| CN117439838A (zh) | 一种面向边缘计算网关主从机自适应快速组网方法 | |
| CN109639381B (zh) | 城市轨道交通信号***安全计算机平台主机软件校时方法 | |
| CN106712887A (zh) | 一种基于网络时钟协议的主从双机状态同步方法 | |
| CN115361317B (zh) | 时钟监控方法、调节方法、时钟***及存储介质 | |
| CN112822283A (zh) | 边缘节点的控制方法、装置、控制节点及存储介质 | |
| CN115344008B (zh) | 一种面向多控制器协同应用的高可靠性守时方法 | |
| CN115664572A (zh) | 时钟同步方法、装置及*** |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |