CN201665226U

CN201665226U - 一种列控中心主处理设备

Info

Publication number: CN201665226U
Application number: CN2009202467732U
Authority: CN
Inventors: 徐松; 叶峰; 何刚; 漆联邦; 杨光伦; 谭晓光; 孙可; 孙永来; 余学虎; 王一民; 侯石岩
Original assignee: Beijing Siasun Control System Co Ltd; BEIJING QUANLU COMMUNICATION SIGNAL RESEARCH DESIGN INST
Current assignee: Beijing Quanlu Communication Signals Research and Design Institute Co., Ltd.; Beijing Siasun Control System Co., Ltd.
Priority date: 2009-11-02
Filing date: 2009-11-02
Publication date: 2010-12-08
Anticipated expiration: 2019-11-02

Abstract

本实用新型公开了一种列控中心主处理设备，包括：至少两个中心处理器CPU子***及一个外部同步时钟，各CPU子***具有各自的CPU及工业标准体系结构ISA总线，各CPU之间具有双口随机存取存储器RAM；其中，所述中心处理器CPU，用于通过ISA总线从外部板卡接收数据，并通过处理器间的双口RAM交叉比较数据，比较一致后，各CPU分别对接收到的数据进行逻辑运算，对逻辑运算结果进行交叉比较，如果一致，将各自的逻辑运算结果分别送到相应的ISA总线上输出，并输出安全状态信号；所述外部同步时钟，用于推动输入输出各CPU的数据保持同步。通过本实用新型，能够提高列控中心主处理设备的安全性和可靠性。

Description

一种列控中心主处理设备

技术领域

本实用新型涉及控制***技术领域，特别是涉及一种列控中心主处理设备。

背景技术

在铁路***中，列控中心是CTCS(China Train Control System，中国列车控制***)的核心安全设备，用于根据调度命令、进路状态、线路参数等产生进路及临时限速等相关控车信息，通过有源应答器及轨道电路传送给列车。其中，列控中心***平台包括A***和B***两套子***，构成二乘二取二***。

其中，主处理设备是列控中心的核心设备，现有技术中，主处理设备为串行总线结构，且为集中控制板，外部接口板都为非智能控制板。所有的逻辑运算、时序控制等处理都由主处理设备来完成。因此，主处理设备的性能相对较低，处理能力富余量少。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种列控中心主处理设备，能够提高列控中心主处理设备的性能。

为实现上述目的，本实用新型提供了如下方案：

一种列控中心主处理设备，包括：至少两个中心处理器CPU子***及一个外部同步时钟，各CPU子***具有各自的CPU及工业标准体系结构ISA总线，各CPU之间具有双口随机存取存储器RAM；其中，

所述中心处理器CPU，用于通过ISA总线从外部板卡接收数据，并对交叉比较一致的数据进行逻辑运算；

所述双口RAM，用于对各CPU接收到的数据以及各CPU的逻辑运算结果进行交叉比较；

所述ISA总线，用于交叉比较一致的各CPU的逻辑运算结果输出，并输出安全状态信号；

所述外部同步时钟，用于推动输入输出各CPU的数据保持同步。

优选的，每个CPU都集成有两路异步串口UART，其中一路异步串口UART1作为调试接口引出到面板上；另一路异步串口UART2作为备用通道连接到后母板上。

优选的，各CPU的UART1通过光耦隔离并转变为RS232信号连接到面板插座，各CPU的UART2直接连接到后母板上。

优选的，各CPU之间还包括同步串行接口及输入/输出信号接口，其中，

所述同步串行接口采用双工通信模式，用于传输同步握手信号及控制信号；

所述输入/输出信号接口用于各CPU交换工作状态。

优选的，各CPU还各自带有实时时钟。

优选的，还包括：

通用输入/输出GPIO信号接口，用于与独立的通信接口单元上对应的CPU交换握手信号。

优选的，还包括：

CF驱动接口，用于对各CPU的程序和/或数据进行更新，各CPU共享一个CF驱动接口。

优选的，还包括：

电源转换模块，用于将母板输入的电源转化为所述列控中心主处理设备所需的电源。

优选的，每个CPU子***单独用一个电源模块；列控中心主处理设备对外通信隔离电源单独用一个电源模块。

根据本实用新型提供的具体实施例，本实用新型公开了以下技术效果：

本实用新型提供的列控中心主处理设备采用并行总线式结构，因此，便于外部智能控制板的接入，同时主处理设备采用外部同步时钟控制，可以实现各个板卡间的任务级同步，提高设备的可靠性和安全性。其中，接入外部智能控制板的好处在于：主处理器可以仅对外部接收到的数据进行逻辑运算及交叉比较等最核心的工作，安全监视、通信接口等功能可以由智能化的外部接口板来完成，因此，可以提高主处理器的处理性能，增加主处理设备的处理能力富余。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的列控中心主处理设备示意图；

图2是本实用新型实施例的中心处理器结构示意图；

图3是本实用新型实施例中异步串口接口示意图；

图4是本实用新型实施例的中心处理器间通信示意图；

图5是本实用新型实施例中GPIO连接示意图；

图6是本实用新型实施例中CF卡驱动接口示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

首先需要说明的是，为了保证***的安全性和稳定性，铁路***中通常采用取二的安全冗余结构。其中，可以是二取二的安全冗余结构，也可以是三取二的冗余结构，甚至是更高层次的冗余结构，具体可以由列控中心***平台的安全级别和可靠级别决定。例如，目前比较广泛应用的二乘二取二技术，其中二乘二侧重于***的可用性和可靠性，二取二侧重于***的安全性。本实用新型实施例就是在此基础上对列控中心***进行的改进，其中，对所采用的冗余结构的层次并不限定，可以根据具体的安全性和可靠性需求或者结合对设备的成本和尺寸要求而采用适合层次的冗余结构。

现有技术中，列控中心的主处理设备(Main Processing Unit，MPU)是一种集中控制板，在MPU上需要完成数据协议的转换、数据的逻辑运算、***的安全监视、时序控制等功能，因此使得MPU的性能相对较低，而且处理能力富余量较少，当发生应急事物时，可能会造成处理速度慢等问题，影响***的性能。

因此，在本实用新型实施例中，提供了这样一种列控中心主处理设备：至少两个CPU(Central Processing Unit，中心处理器)子***及一个外部同步时钟，各CPU子***具有各自的CPU及ISA(Industry StandardArchitecture，工业标准体系结构)总线，各CPU之间具有双口RAM(RandomAccess Memory，随机存取存储器)；其中，所述中心处理器CPU，用于通过ISA总线从外部板卡接收数据，并通过处理器间的双口RAM交叉比较数据，比较一致后，各CPU分别对接收到的数据进行逻辑运算，对逻辑运算结果进行交叉比较，如果一致，将各自的逻辑运算结果分别送到相应的ISA总线上输出，并输出安全状态信号；所述ISA总线为并行总线；所述外部同步时钟，用于推动输入输出各CPU的数据保持同步。

由于采用了并行总线式结构，因此，便于外部智能控制板的接入，同时主处理设备采用外部同步时钟控制，可以实现各个板卡间的任务级同步，提高设备的可靠性和安全性。其中，由于能够接入外部智能控制板，因此主处理器可以仅对外部接收到的数据进行逻辑运算及交叉比较等最核心的工作，安全监视、数据协议转换等功能可以由智能化的外部接口板来完成，因此，可以提高主处理器的处理性能，增加主处理设备的处理能力富余。

其中，所述ISA总线为16位体系结构，支持16位的I/O设备，数据传输率大约是8MB/S。

为了更好地理解本实用新型实施例提供的技术方案，下面结合附图对本实用新型实施例进行详细地介绍。

参见图1，其为本实用新型实施例中一种列控中心主处理设备的结构示意图，在本实施例中，采用了二取二的冗余结构，其中包括：

两个CPU子***及一个外部同步时钟，各CPU子***具有各自的CPU及ISA总线，各CPU之间具有双口RAM；MPU板具有双CPU结构，通过外部同步时钟保持任务级的同步，CPU通过ISA总线从外部板卡接收到数据后，通过处理器间的双口RAM交叉比较数据，比较一致后双CPU分别对接收到的数据做逻辑运算，双CPU在对逻辑运算结果完成交叉比较，一致之后将各自的逻辑运算结果分别送到相应的ISA总线上输出，并通过安全信号接口输出安全状态信号，双处理器的数据输入输出在同步时钟的推动下可以保持同步。任何一个CPU在检测到危及***安全的错误和故障时，都将停止本CPU对外的数据输出和安全状态信号的输出，同时由VSU板检测到后关闭本系的所有输出。

其中，由于数据在输入和输出CPU之前都需要进行交叉比较，如果一致，则进行逻辑运算或者输出，否则会将其作为危及***安全的错误或故障，而不进行逻辑运算或输出。这个过程就是所谓的二取二技术的实现过程，即，只有两个CPU子***中的数据都一致时，才进行数据的输出，否则作为错误或故障处理，这种冗余结构，有利于保证***的可靠性。

需要说明的是，现有技术中，数据在输入MPU之后首先要进行协议转换等处理，而在本实用新型实施例提供的MPU板中，并没有相应的处理单元，这是因为，在本实用新型实施例中，将进行协议转换处理的通信接口单元单独作为一个MPU的外部接口板来处理。即，输入MPU的数据首先由通信接口单元(Communication Interface Unit，CIU)进行协议转换等预处理，然后输入给MPU，MPU直接对接收到的数据进行交叉比较及逻辑处理即可，因此，从这一点上而言，降低了MPU的工作量。

另外，在图1所示的列控中心主处理设备的结构示意图中，每个CPU子***还分别具有***时钟RTC、程序存储单元及数据存储单元，两个CPU之间还具有SSI(Synchronous Serial Interface，同步串行接口)、PIO，另外，两个CPU还共有一个CF(Compact Flash)卡驱动接口。其中***时钟为每一个CPU提供实时时钟，程序存储器为CPU提供程序的存储空间，数据存储器为CPU提供数据的存储空间，同步串口SSI和PIO为双CPU间提供交换握手信号的通道，CF卡驱动接口为MPU板提供程序更新和数据更新的通道。下面分别进行更加详细地介绍。

参见图2，其为本实用新型实施例提供的MPU板中CPU的结构示意图，其中，MPU板的处理器采用内核为

CPU，主频为133MHz，支持JTAG(JointTest Action Group，联合测试行为组织)在线调试。MPU板上一共有2片处理器，构成双CPU结构。每片处理器都设计有数据存储器、程序存储器接口、双口RAM接口、NANDflash接口、ISA总线接口，CF卡驱动接口，其中CF卡驱动接口为双CPU共享接口。程序存储器的设计要求便于CPU程序的下载和更新。处理器上设计的串行通信接口有两路UART(Universal AsynchronousReceiver/Transmitter，通用异步接收/发送装置)和一路SSI。

其中，存储器包括同步动态数据存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)、程序存储器(FLASH)和带掉电保护的存储器(SRAM)，对每片处理器配置的SDRAM容量要求为16MB，程序存储器容量要求为4MB，SRAM的容量为16KB，用于保存掉电后的重要数据，所有存储器都为板载结构，通过16位并行总线连接。

双口RAM可以作为双CPU交叉比较数据的通道，双口RAM的容量为8Kx16，双口RAM通过数据总线和处理器相连。

NANDFlash为非易失性大容量数据存储器，双CPU各配置一片，共2片，主要为处理器提供大容量的应用数据，容量为128MB，并可以方便扩容。NANDFlash芯片设计成可以在线由处理器写入应用数据，即处理器可以通过读取CF卡上的数据来写入数据到NANDFlash中。

由于MPU需要向VSU板报告安全状态，每片CPU都通过一个IO引脚对外提供一路安全状态信号，用于表明MPU板上处理器的健康状态。MPU板有2路安全状态信号(CPU1和CPU2各一路)，依次为LIFE_CLK1、LIFE_CLK2。安全状态信号为一固定频率的数字时钟，由处理器控制，在处理器没有检测到异常时，保持安全状态信号的活动性，即在固定的间隔时间内翻转一次逻辑状态，一旦检测到异常(如数据比较不一致等)或处理器死机，则停止安全状态信号的翻转，此时安全状态信号对外呈现直流状态，或为0或为1，安全状态信号周期暂时定为200ms，逻辑电平由应用软件来实现翻转。

由于两个处理器CPU在处理数据时需要保持时间上的同步，因此，外部板卡(例如VSU等)需要为MPU板上的两个处理器提供两路同步时钟信号(SYN_CLK1、SYN_CLK2)，每个处理器都同时接收这两路同步信号，使双CPU保持在任务级同步，两路同步时钟为相同频率的时钟脉冲，只是在相位上有差异。同步时钟信号接到处理器的外部中断输入引脚上，它上升沿或下降沿的到来将引发处理器的硬件中断。同步时钟的周期和相位差都是由硬件可调。

MPU的双处理器扩展出独立的两套ISA总线，ISA总线信号通过插座引到后母板上用于MPU板和其他板卡的数据交换。MPU板采用内存交换的方式和其他板卡交换数据，即外设的数据都映射到主处理器的数据地址空间上。

由于MPU需要插在母板上，因此，每片CPU都集成两个UART串口，各处理器的UART1引出到面板上作为调试接口用，UART2连接到后母板上作为备用通道。各处理器的UART1通过光耦隔离并转变为RS232电平信号后连接到面板插座，各处理器的UART2直接连接到后母板上，连接原理如图3所示。其中，MPU板、CIU板等都需要插在所述母板上。

MPU板上的双CPU设计了三种数据交换通道，以完成双CPU之间数据的交叉比较。其一为SSI，用于传输少量的同步握手信号和控制信号，为双工通信模式；其二为PIO(Purpose Input Output，输入/输出信号)信号接口，用于双CPU交换工作状态，PIO信号是一种逻辑定频信号，每个CPU各使用4路PIO输出状态，使用4路PIO读入状态，PIO信号采用交叉连接方式，以保证双CPU软件的一致性。；其三为DPRAM通道，用于双处理器交换大容量的数据(如数据输入及输出之前进行交叉比较)，结构如图4所示。

由于MPU需要从CIU上获取进行了协议转换的数据，因此，MPU板上每个CPU还设置有GPIO(General Purpose Input Output，通用输入/输出)信号引脚，用于和CIU上对应的CPU交换握手信号，GPIO信号线分为2条输入信号和两条输出信号，连接原理示意图如图5所示，GPIO信号通过母板连接。

MPU板所使用的RTC(Real-Time Clock，实时时钟)采用处理器自带的RTC单元，利用后备电池可以在掉电的情况下保持RTC时钟的准确性。参见图 6，MPU板上还设计有一个CF卡驱动接口，用于对双CPU的程序和数据进行更新。双CPU共享一个CF卡接口，CF卡支持热插拔。其中，所述程序是指CPU的***程序，根据具体情况的不同，不同的车站需要不同的程序；数据是指***中的配置数据，例如通常需要根据站场规模进行相应的设置，包括站场平面图等数据。因此，同样的***在不同的车站使用时，可能需要进行程序及数据的更新，此时，就可以通过CF卡驱动接口来进行。

需要说明的是，MPU板上的处理器只在上电启动时访问CF卡驱动接口，CF卡驱动逻辑上电启动时缺省，由CPU1控制CF接口，即，由CPU1确定是否需要更新程序或数据，如果需要更新，则CPU1先更新程序或数据，CPU1更新完后将CF卡驱动接口控制权移交给CPU2，然后通过SSI串口发送指示命令给CPU2，告知其更新程序或数据，待CPU2更新完后发送握手信号给CPU1，双CPU同步后开始工作。如果不需要更新数据或者CF卡不存在则CPU1直接发送指示命令给CPU2，同步后开始工作，需不需要更新程序或数据将由CF卡中的特殊数据标志来决定。

此外，还包括电源模块，电源模块可以把母板输入的5V电源转化为MPU板所需的2.5V和3.3V电源。MPU板一共需要的电源模块有：每个处理器子***单独用一个电源模块，各模块电流2A；MPU卡对外通信隔离电源单独用一个电源模块，模块电流100mA；RTC时钟单元的后备电源(可以采用纽扣电池)。为提高电源效率，采用开关电源模块，电源模块输出功率和纹波满足MPU板卡指标。

以上对本实用新型所提供的一种列控中心主处理设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims

1.一种列控中心主处理设备，其特征在于，包括：至少两个中心处理器CPU子***及一个外部同步时钟，各CPU子***具有各自的CPU及工业标准体系结构ISA总线，各CPU之间具有双口随机存取存储器RAM；其中，

2.根据权利要求1所述的列控中心主处理设备，其特征在于，每个CPU都集成有两路异步串口UART，其中一路异步串口UART1作为调试接口引出到面板上；另一路异步串口UART2作为备用通道连接到后母板上。

3.根据权利要求2所述的列控中心主处理设备，其特征在于，各CPU的UART1通过光耦隔离并转变为RS232信号连接到面板插座，各CPU的UART2直接连接到后母板上。

4.根据权利要求1所述的列控中心主处理设备，其特征在于，各CPU之间还包括同步串行接口及输入/输出信号接口，其中，

所述输入/输出信号接口用于各CPU交换工作状态。

5.根据权利要求1所述的列控中心主处理设备，其特征在于，各CPU还各自带有实时时钟。

6.根据权利要求1所述的列控中心主处理设备，其特征在于，还包括：

7.根据权利要求1所述的列控中心主处理设备，其特征在于，还包括：

CF驱动接口，用于对各CPU的程序和/或数据进行更新，各CPU共享一个 CF驱动接口。

8.根据权利要求1所述的列控中心主处理设备，其特征在于，还包括：

9.根据权利要求8所述的列控中心主处理设备，其特征在于，每个CPU子***单独用一个电源模块；列控中心主处理设备对外通信隔离电源单独用一个电源模块。