CN113517334A - 一种具有高k介电沟槽的功率mosfet器件及其制备方法 - Google Patents
一种具有高k介电沟槽的功率mosfet器件及其制备方法 Download PDFInfo
- Publication number
- CN113517334A CN113517334A CN202110633949.5A CN202110633949A CN113517334A CN 113517334 A CN113517334 A CN 113517334A CN 202110633949 A CN202110633949 A CN 202110633949A CN 113517334 A CN113517334 A CN 113517334A
- Authority
- CN
- China
- Prior art keywords
- trench
- dielectric
- groove
- epitaxial layer
- power mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims description 22
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 230000005684 electric field Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000001010 compromised effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 Si3N4 Chemical class 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种具有高K介电沟槽的功率MOSFET器件及其制备方法，该器件自下而上依次包括：第一金属层、N+衬底、N‑外延层以及主体结构层；其中，N‑外延层内设有若干沟槽阱结构，沟槽阱结构从N‑外延层的上表面向下延伸，且其深度小于N‑外延层的厚度；相邻两个沟槽阱结构之间设有高K介电沟槽，且高K介电沟槽的深度与N‑外延层的厚度相同；高K介电沟槽区上表面设有沟槽栅，沟槽栅位于相邻两个主体结构层之间，其上具有第二金属层；主体结构层上形成有器件源极。本发明提供的功率MOSFET器件将沟槽栅、高K介电沟槽和沟槽阱相结合，在得到最大的击穿电压的同时，最大程度上降低了导通电阻，提高了器件性能。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种具有高K介电沟槽的功率MOSFET器件及其制备方法。
背景技术
随着半导体技术的不断发展，对电子电力***中的功率器件提出了更高的要求。功率金属氧化物半导体场效应晶体管(Power Metal-Oxide-Semiconductor Field-EffectTransistor，Power MOSFET)，也称电力场效应晶体管，是一种用栅极电压来控制漏极电流的场效应晶体管，它的显著特点是驱动电路简单，驱动功率小，开关速度快，工作频率高；但是其电流容量小，耐压低，只用于小功率的电力电子装置，无法在高压领域得到广泛应用。
近年来，人们致力于改善场效应晶体管导通电阻Ron和击穿电压VB的关系，试图在高击穿电压的同时得到最小的导通电阻。1991年，电子科技大学的陈星弼教授独立提出了复合缓冲层(Composite Buffer，CB)结构，并提出该结构具有Ron∝VB1.32的关系，这成功地打破了传统耐压层的“硅极限”。CB结构也即是现在为大家所熟知的超结(Superjunction，SJ)耐压层。采用超结耐压层的MOSFET被称为超结MOSFET(SJ-MOSFET)。在相同击穿电压下，SJ-MOSFET的导通电阻可以比传统功率MOSFET的导通电阻低一个数量级。
然而，基于电子电力技术的发展，现有的超结MOSFET器件低导通电阻和高击穿电压等性能方法仍然无法使用所有场景；此外，现有的超结MOSFET还存在一定电荷平衡问题，这些在一定程度上限制了其应用范围。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有高K介电沟槽的功率MOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种具有高K介电沟槽的功率MOSFET器件，自下而上依次包括：第一金属层、N+衬底、N-外延层以及主体结构层；其中，
所述N-外延层内设有若干沟槽阱结构，所述沟槽阱结构从所述N-外延层的上表面向下延伸，且其深度小于所述N-外延层的厚度；
相邻两个沟槽阱结构之间设有高K介电沟槽，且所述高K介电沟槽的深度与所述N-外延层的厚度相同；所述沟槽阱结构、所述高K介电沟槽以及两者之间的所述N-外延层一起形成三维超结结构；
所述高K介电沟槽区上表面设有沟槽栅，所述沟槽栅位于相邻两个所述主体结构层之间，其上具有第二金属层；
所述主体结构层上形成有器件源极。
在本发明的一个实施例中，所述沟槽阱结构的掺杂浓度自下而上逐渐降低。
在本发明的一个实施例中，所述沟槽阱结构包括第一沟槽阱和第二沟槽阱；其中，所述第二沟槽阱起始于所述N-外延层上表面，并向所述N-外延层内部延伸；
所述第一沟槽阱位于所述第二沟槽阱下方，且与所述N-外延层之间具有一定间距，以形成耗尽区。
在本发明的一个实施例中，所述第一沟槽阱的宽度小于所述第二沟槽阱的宽度。
在本发明的一个实施例中，所述第一沟槽阱的深度小于所述第二沟槽阱的深度。
在本发明的一个实施例中，所述第一沟槽阱的离子掺杂浓度大于所述第二沟槽阱的离子掺杂浓度。
在本发明的一个实施例中，所述主体结构层包括P+衬底、N+掺杂区以及P+掺杂区，所述P+衬底位于所述N-外延层上，所述N+掺杂区和所述P+掺杂区均位于所述P+衬底上，且所述P+掺杂区位于两个N+掺杂区之间。
在本发明的一个实施例中，所述P+衬底的离子掺杂浓度大于所述第二沟槽阱的离子掺杂浓度，且小于所述P+掺杂区的离子注入浓度。
在本发明的一个实施例中，所述高K介电沟槽区由高K介电离子注入形成，所述高K介电离子包括氮化物或金氧化物。
本发明的另一个实施例还提供了一种具有高K介电沟槽的功率MOSFET器件的制备方法，包括以下步骤：
选取第一金属层作为器件漏极，并在其上生长N+衬底；
在所述N+衬底上多次外延生长N-外延层，并在每次生长之后进行刻蚀和离子注入，以形成沟槽阱结构；
对所述沟槽阱中间的N-外延层进行离子注入形成高K介电沟槽区；
对样品表面进行多次离子注入形成主体结构层；
制作沟槽栅结构以及源极，以完成器件的制备。
本发明的有益效果：
1、本发明通过在器件外延层中设置沟槽阱结构以在沟槽阱与外延层之间形成耗尽区，增加了器件耗尽区面积，提高了击穿电压，同时，在沟槽阱结构之间还设置有高K介电沟槽结构，改变了漂移区中的电场分布，使电场的横向分量减小，垂直电场分布均匀，进一步提升了击穿电压；
2、本发明采用高K介电质离子注入技术形成K介电沟槽结构，取代了部分N-漂移区，使得漂移区的等效介电常数增加，优化了电场，改善了电荷平衡问题；同时，对于高K介质，其介电常数越高，MIS电容效应越强，从而使器件具有更高的杂质浓度和更小的导通电阻；
3、本发明将沟槽阱结构的离子注入浓度设置成自下而上逐渐降低的非均匀模式，在保持耗尽区最大的情况下，折衷了击穿电压和导通电阻的关系；
4、本发明提供的具有高K介电沟槽的功率MOSFET器件将沟槽栅、高K介电沟槽和沟槽阱相结合，在得到最大的击穿电压的同时，最大程度上降低了导通电阻，提高了器件性能。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件结构示意图；
图2a是现有普通沟道的等势面；
图2b是本发明实施例提供的高K介电沟槽的等势面；
图3是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件的制备方法流程图；
图4a-4j是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件的制备过程示意图；
附图标记说明：
1-第一金属层；2-N+外延区；3-N-外延区；4-第一沟槽阱；5-第二沟槽阱；6-高K介电沟槽；7-P+注入区；8-沟槽栅；9-N+注入区；10-P+注入区；11-第三金属层；12-二氧化硅层；13-第二金属层。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件结构示意图，自下而上依次包括：第一金属层1、N+衬底2、N-外延层3以及主体结构层；其中，
N-外延层3内设有若干沟槽阱结构，沟槽阱结构从N-外延层3的上表面向下延伸，且其深度小于N-外延层3的厚度；
相邻两个沟槽阱结构之间设有高K介电沟槽6，且高K介电沟槽6的深度与N-外延层3的厚度相同；沟槽阱结构、高K介电沟槽6以及两者之间的N-外延层3一起形成三维超结结构；
高K介电沟槽区6上表面设有沟槽栅8，沟槽栅8位于相邻两个主体结构层之间，其上具有第二金属层11；
主体结构层上形成有器件源极13。
具体的，第一金属层1是MOSFET器件的漏极，位于N+衬底区2背面。第二金属层13用于为沟槽栅8提供栅极电压。
本实施例采用沟槽栅结构，与平面栅结构相比缩短沟道长度，沟槽下的高K介电沟槽能够调整载流子分布，降低导通电阻。
进一步地，沟槽阱结构可以包括多个垂直分布的沟槽阱，其掺杂浓度自下而上逐渐降低。本实施例将沟槽阱结构的离子注入浓度设置成自下而上逐渐降低的非均匀模式，在保持耗尽区最大的情况下，折衷了击穿电压和导通电阻的关系。
例如，在本实施例中，沟槽阱结构可以包括第一沟槽阱4和第二沟槽阱5；其中，第二沟槽阱5起始于N-外延层3上表面，并向N-外延层3内部延伸；
第一沟槽阱4位于第二沟槽阱5下方，且与N-外延层3之间具有一定间距，以形成耗尽区。
其中，第一沟槽阱4的宽度和深度均小于第二沟槽阱5的宽度和深度，且第一沟槽阱4的离子掺杂浓度大于第二沟槽阱5的离子掺杂浓度。
在本实施例中，第一沟槽阱和第二沟槽阱使用深沟道填充技术，也就是说，在深沟槽填充方法中，可以通过外延方法或化学气相沉积来产生多个第一沟槽阱和多个第二沟槽阱。
更进一步地，本实施例还通过高K介电离子注入形成了高K介电沟槽区6，其中，高K介电离子包括氮化物或金氧化物，例如Si3N4、Al2O3、TiO2等。
具体地，本实施例采用高K介电质离子注入技术形成高K介电沟槽结构，取代了部分N-漂移区，使得漂移区的等效介电常数增加，优化了电场，改善了电荷平衡问题；同时，对于高K介质，其介电常数越高，MIS电容效应越强，从而使器件具有更高的杂质浓度和更小的导通电阻。
请参见图2a-2b，图2a是现有普通沟道的等势面，图2b是本发明实施例提供的高K介电沟槽的等势面；对比图2a和图2b可以发现，高K材料沟槽改变了漂移区中的电场分布，使其更加均匀和紧凑。由于HK物质在E场上的调制，电场的横向分量非常小，垂直电场分布非常均匀，因此获得了很高的击穿电压。
多次实验表明，延伸的高K材料沟槽在漂移区中带来更大的MIS电容，从而增强了辅助耗尽，因此导通电阻降低，并且对电荷平衡的灵敏度也变弱。与没有介电沟槽的金属氧化物半导体场效应晶体管器件相比，其击穿电压上升了百分之十二，导通电阻下降了百分之五十。
本实施例通过在器件外延层中设置沟槽阱结构以在沟槽阱与外延层之间形成耗尽区，增加了器件耗尽区面积，提高了击穿电压，同时，在沟槽阱结构之间还设置有高K介电沟槽结构，改变了漂移区中的电场分布，使电场的横向分量减小，垂直电场分布均匀，进一步提升了击穿电压。
在本实施例中，主体结构层包括P+衬底7、N+掺杂区9以及P+掺杂区10，P+衬底7位于N-外延层3上，N+掺杂区9和P+掺杂区10均位于P+衬底7上，且P+掺杂区10位于两个N+掺杂区9之间。
其中，P+衬底7的离子掺杂浓度大于第二沟槽阱5的离子掺杂浓度，且小于P+掺杂区10的离子注入浓度。
进一步地，P+掺杂区10以及部分N+掺杂区9上设有第三金属层11，以作为器件的源极，第三金属层11和第二金属层13之间通过二氧化硅层12隔开。
本发明提供的具有高K介电沟槽的功率MOSFET器件将沟槽栅、高K介电沟槽和沟槽阱相结合，在得到最大的击穿电压的同时，最大程度上降低了导通电阻，提高了器件性能。
实施例二
在上述实施例一的基础上，本实施例提供了一种具有高K介电沟槽的功率MOSFET器件的制备方法。请参见图3，图3是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件的制备方法流程图，具体包括以下步骤：
S1：选取第一金属层作为器件漏极，并在其上生长N+衬底；
S2：在N+衬底上多次外延生长N-外延层，并在每次生长之后进行刻蚀和离子注入，以形成沟槽阱结构；
S3：对沟槽阱中间的N-外延层进行离子注入形成高K介电沟槽区；
S4：对样品表面进行多次离子注入形成主体结构层；
其中，主体结构层包括P+衬底、N+掺杂区以及P+掺杂区，P+衬底位于N-外延层上部，N+掺杂区和P+掺杂区均位于P+衬底上，且P+掺杂区位于两个N+掺杂区之间。
S5：制作沟槽栅结构以及源极，以完成器件的制备。
本实施例在制备具有高K介电沟槽的功率MOSFET器件的过程中，采用多次外延技术和离子注入技术，减少了工艺难度。
下面以结合附图，对本发明的制备过程进行详细说明。请参见图4a-4j，图4a-4j是本发明实施例提供的一种具有高K介电沟槽的功率MOSFET器件的制备过程示意图，具体包括：
步骤1：选取第一金属，例如铜等作为第一金属层1，并在其上生长N+衬底2，如图4a所示。
具体的，由于沟槽功率MOSFET的导通沟道是从硅片表面的源极到达背面的漏极，为了降低导通，必须尽可能的提高硅衬底的掺杂浓度，一般采用高浓度的红磷掺杂的硅衬底，掺杂浓度一般为1×1013cm-3～1×1013cm-3。
步骤2：在N+衬底2上先外延一部分的多晶硅3，如图4b所示。
步骤3：对上述部分多晶硅3形成的外延层进行沟槽刻蚀，经过光罩投影和曝光，采用干法刻蚀在外延单晶硅上形成第一沟槽，如图4c所示。
步骤4：通过深沟槽填充技术对第一沟槽进行P+离子注入，形成第一沟槽阱4，如图4d所示。
具体的，第一沟槽阱的掺杂浓度为1×1015cm-3～1×1017cm-3。
步骤5：在N-外延层3中继续外延N-材料，此次外延层厚度大于第一次外延厚度，如图4e所示。
步骤6：对上述外延层进行沟槽刻蚀，经过光罩投影和曝光，采用干法刻蚀在外延单晶硅上形成第二沟槽，如图4f所示。
步骤7：通过深沟槽填充技术对第二沟槽进行P+离子注入，此时离子浓度低于第一沟槽阱中的离子浓度，形成第二沟槽阱5，如图4g所示。
具体的，第二沟槽阱的掺杂浓度为1×1014cm-3～1×1016cm-3，相比于第一沟槽的离子浓度低大约一个数量级。
步骤8：通过离子注入高K介质材料，形成高K介电沟槽，高K介电材料如图4h所示。
具体地，这里通常选用相对介电常数为100～2000的材料，例如TiO2。材料的相对介电常数越高，越能加强其漂移区的电场。
步骤9：继续采用离子注入方式依次在N-外延层3上面形成P+衬底7、N+掺杂区9以及P+掺杂区10，从而形成期间的主体层结构，如图4i所示。
步骤10：制作沟槽栅8，并在整个器件表面覆盖金属和二氧化硅，以形成器件栅极和源极，如图4j所示。
至此，完成具有扩展的高K介电沟槽和三维超结的功率金属氧化物半导体场效应晶体管器件的制备。
应当说明的是，在本实施例中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种具有高K介电沟槽的功率MOSFET器件，其特征在于，自下而上依次包括：第一金属层(1)、N+衬底(2)、N-外延层(3)以及主体结构层；其中，
所述N-外延层(3)内设有若干沟槽阱结构，所述沟槽阱结构从所述N-外延层(3)的上表面向下延伸，且其深度小于所述N-外延层(3)的厚度；
相邻两个沟槽阱结构之间设有高K介电沟槽(6)，且所述高K介电沟槽(6)的深度与所述N-外延层(3)的厚度相同；所述沟槽阱结构、所述高K介电沟槽(6)以及两者之间的所述N-外延层(3)一起形成三维超结结构；
所述高K介电沟槽区(6)上表面设有沟槽栅(8)，所述沟槽栅(8)位于相邻两个所述主体结构层之间，其上具有第二金属层(13)；
所述主体结构层上形成有器件源极(13)。
2.根据权利要求1所述的功率MOSFET器件，其特征在于，所述沟槽阱结构的掺杂浓度自下而上逐渐降低。
3.根据权利要求1所述的功率MOSFET器件，其特征在于，所述沟槽阱结构包括第一沟槽阱(4)和第二沟槽阱(5)；其中，所述第二沟槽阱(5)起始于所述N-外延层(3)上表面，并向所述N-外延层(3)内部延伸；
所述第一沟槽阱(4)位于所述第二沟槽阱(5)下方，且与所述N-外延层(3)之间具有一定间距，以形成耗尽区。
4.根据权利要求3所述的功率MOSFET器件，其特征在于，所述第一沟槽阱(4)的宽度小于所述第二沟槽阱(5)的宽度。
5.根据权利要求3所述的功率MOSFET器件，其特征在于，所述第一沟槽阱(4)的深度小于所述第二沟槽阱(5)的深度。
6.根据权利要求3所述的功率MOSFET器件，其特征在于，所述第一沟槽阱(4)的离子掺杂浓度大于所述第二沟槽阱(5)的离子掺杂浓度。
7.根据权利要求3所述的功率MOSFET器件，其特征在于，所述主体结构层包括P+衬底(7)、N+掺杂区(9)以及P+掺杂区(10)，所述P+衬底(7)位于所述N-外延层(3)上，所述N+掺杂区(9)和所述P+掺杂区(10)均位于所述P+衬底(7)上，且所述P+掺杂区(10)位于两个N+掺杂区(9)之间。
8.根据权利要求6所述的功率MOSFET器件，其特征在于，所述P+衬底(7)的离子掺杂浓度大于所述第二沟槽阱(5)的离子掺杂浓度，且小于所述P+掺杂区(10)的离子注入浓度。
9.根据权利要求1所述的功率MOSFET器件，其特征在于，所述高K介电沟槽区(6)由高K介电离子注入形成，所述高K介电离子包括氮化物或金氧化物。
10.一种具有高K介电沟槽的功率MOSFET器件的制备方法，其特征在于，包括以下步骤：
选取第一金属层作为器件漏极，并在其上生长N+衬底；
在所述N+衬底上多次外延生长N-外延层，并在每次生长之后进行刻蚀和离子注入，以形成沟槽阱结构；
对所述沟槽阱中间的N-外延层进行离子注入形成高K介电沟槽区；
对样品表面进行多次离子注入形成主体结构层；
制作沟槽栅结构以及源极，以完成器件的制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110633949.5A CN113517334A (zh) | 2021-06-07 | 2021-06-07 | 一种具有高k介电沟槽的功率mosfet器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110633949.5A CN113517334A (zh) | 2021-06-07 | 2021-06-07 | 一种具有高k介电沟槽的功率mosfet器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113517334A true CN113517334A (zh) | 2021-10-19 |
Family
ID=78065563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110633949.5A Pending CN113517334A (zh) | 2021-06-07 | 2021-06-07 | 一种具有高k介电沟槽的功率mosfet器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113517334A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100314659A1 (en) * | 2009-06-12 | 2010-12-16 | Alpha & Omega Semiconductor, Inc. | Nanotube Semiconductor Devices |
| CN102110716A (zh) * | 2010-12-29 | 2011-06-29 | 电子科技大学 | 槽型半导体功率器件 |
| US20120018800A1 (en) * | 2010-07-22 | 2012-01-26 | Suku Kim | Trench Superjunction MOSFET with Thin EPI Process |
| CN103367226A (zh) * | 2012-03-29 | 2013-10-23 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN106298491A (zh) * | 2016-11-09 | 2017-01-04 | 上海华力微电子有限公司 | 一种高k金属栅的形成方法 |
| CN107579119A (zh) * | 2017-07-27 | 2018-01-12 | 西安电子科技大学 | 具有复合介质层纵向超结双扩散金属氧化物半导体场效应管及其制作方法 |
| US20180204907A1 (en) * | 2017-01-16 | 2018-07-19 | Leadtrend Technology Corp. | Power metal-oxide-semiconductor field-effect transistor device with three-dimensional super junction and fabrication method thereof |
-
2021
- 2021-06-07 CN CN202110633949.5A patent/CN113517334A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100314659A1 (en) * | 2009-06-12 | 2010-12-16 | Alpha & Omega Semiconductor, Inc. | Nanotube Semiconductor Devices |
| US20120018800A1 (en) * | 2010-07-22 | 2012-01-26 | Suku Kim | Trench Superjunction MOSFET with Thin EPI Process |
| CN102347220A (zh) * | 2010-07-22 | 2012-02-08 | 飞兆半导体公司 | 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 |
| CN102110716A (zh) * | 2010-12-29 | 2011-06-29 | 电子科技大学 | 槽型半导体功率器件 |
| CN103367226A (zh) * | 2012-03-29 | 2013-10-23 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN106298491A (zh) * | 2016-11-09 | 2017-01-04 | 上海华力微电子有限公司 | 一种高k金属栅的形成方法 |
| US20180204907A1 (en) * | 2017-01-16 | 2018-07-19 | Leadtrend Technology Corp. | Power metal-oxide-semiconductor field-effect transistor device with three-dimensional super junction and fabrication method thereof |
| CN107579119A (zh) * | 2017-07-27 | 2018-01-12 | 西安电子科技大学 | 具有复合介质层纵向超结双扩散金属氧化物半导体场效应管及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10084037B2 (en) | MOSFET active area and edge termination area charge balance | |
| US8106436B2 (en) | Semiconductor trench structure having a sealing plug | |
| JP5746699B2 (ja) | スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造 | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| US7989886B2 (en) | Alignment of trench for MOS | |
| US20120018800A1 (en) | Trench Superjunction MOSFET with Thin EPI Process | |
| JP2015039010A (ja) | スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法 | |
| US20110147830A1 (en) | Method of forming a self-aligned charge balanced power dmos | |
| EP3651202B1 (en) | Semiconductor device with superjunction and oxygen inserted si-layers | |
| JP2004523095A (ja) | 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法 | |
| US11245016B2 (en) | Silicon carbide trench semiconductor device | |
| US20220157989A1 (en) | Mosfet device with shielding region and manufacturing method thereof | |
| CN112864246B (zh) | 超结器件及其制造方法 | |
| CN114744027B (zh) | 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件 | |
| JP2003518748A (ja) | 自己整合されたシリコンカーバイトｌｍｏｓｆｅｔ | |
| US6355944B1 (en) | Silicon carbide LMOSFET with gate reach-through protection | |
| JP5037103B2 (ja) | 炭化珪素半導体装置 | |
| CN115241283A (zh) | 集成的平面-沟道栅极功率mosfet | |
| KR101801406B1 (ko) | 반도체 장치 및 관련 제조 방법 | |
| EP4057359A1 (en) | Semiconductor device comprising mutually separated trench structures | |
| CN113517334A (zh) | 一种具有高k介电沟槽的功率mosfet器件及其制备方法 | |
| EP4033542A1 (en) | Trench-gate semiconductor device | |
| CN117497602B (zh) | 一种分离栅沟槽型mosfet及其制备方法、芯片 | |
| CN114899103B (zh) | 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件 | |
| EP4261894A1 (en) | Trench-gate semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20211019 |