CN112864246B - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，超结器件各原胞形成于对应的超结单元上，包括：沟道区和平面栅，栅漏电容为由平面栅对顶部漂移区和底部的第一导电类型柱进行纵向耗尽形成的电容。超结单元中，第二导电类型柱会对第一导电类型柱进行横向耗尽，在保持超结单元的电荷平衡或使第二导电类型掺杂总量多以保证击穿电压满足要求的条件下，超结单元的顶部区域中的第二导电类型柱的宽度设置为小于第一导电类型柱的宽度，以增加平面栅对第一导电类型柱的纵向耗尽并从而增加栅漏电容。本发明还公开了一种超结器件的制造方法。本发明能增加器件的栅漏电容，能有效降低器件在应用电路中的电磁干扰以及有效降低器件在应用电路中带来的电流和电压的过冲。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结器件如超结MOSFET是在现有VDMOS基础上，通过在纵向的漂移区中***横向的P型柱，从而可以在不降低击穿电压的情况下，大幅提高漂移区的掺杂浓度。更重要的是，它跟现有VDMOS不同，它的比导通电阻还可以通过不断降低P型柱之间的距离，来继续降低。
因此超结MOSFET跟现有VDMOS相比，在相同导通电阻情况下，其芯片面积可以达到VDMOS的六分之一以下，其电容也被急剧降低。
这也给超结MOSFET替代VDMOS带来了一定的难度。
这是因为：
MOSFET在开关过程中的dv/dt主要是取决于在米勒(miller)平台对CGD的充电和放电，其中CGD表示栅漏电容，dv/dt表示漏极电压随时间的变化率。大致有这里IG是驱动电路给栅极的电流。超结MOSFET因为P型柱在很低的电压下对漂移区的完全耗尽，使得CGD特别低，因此开关过程中的dv/dt特别高，使得开关过程中的过冲比较大，电磁干扰(Electromagnetic Interference，EMI)较大。这给超结MOSFET替代VDMOS带来了困难。
如图1所示，是现有超结器件的原胞的剖面结构图；以N型器件为例，现有超结器件包括由多个交替排列的N型柱7和P型柱6组成的超结结构；每一所述N型柱7和其邻近的所述P型柱6组成一个超结单元。
超结器件各原胞形成于对应的所述超结单元上，所述原胞包括：
P型的沟道区5，所述沟道区5位于对应的所述P型柱6的顶部区域中并延伸到邻近的所述N型柱7，在所述N型柱7的顶部区域两侧各有一个所述沟道区5，所述N型柱7的顶部区域两侧的所述沟道区5之间具有间隔区域并令该间隔区域为顶部漂移区。
栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区5上，被所述平面栅覆盖的所述沟道区5的表面用于形成沟道。
在所述沟道区5的表面形成有N型重掺杂的源区3，所述源区3和对应的所述平面栅的侧面自对准。
所述平面栅包括依次叠加的栅介质层2和多晶硅栅1。
在所述超结结构的底部形成有N型掺杂的缓冲层8；所述缓冲层8形成在N型重掺杂的半导体衬底9表面。
漂移区由位于所述沟道区5和所述半导体衬底9之间的所述N型柱7和所述缓冲层8组成。
漏区由背面减薄后的所述半导体衬底9组成或者由背面减薄后的所述半导体衬底9进行N型重掺杂离子注入形成。
所述源区3通过接触孔连接到由正面金属层组成的源极，所述源区3对应的接触孔的底部形成有沟道引出区。
在所述顶部漂移区形成有JFET注入区10。
超结器件的栅漏耦合电容Cgd随着漏极电压变化的曲线跟P型杂质剂量有非常大的关系。图2是现有超结器件在超结单元的各种掺杂偏离的条件下的栅漏电容随漏极电压变化的曲线，图2的曲线是利用仿真软件进行仿真得到的，其中P型柱6的形成是采用深槽刻蚀和P型硅填入来形成的。
曲线101对应于P型柱6的P型杂质量比N型柱7的N型杂质量多8％时对应的Cgd曲线；
曲线102对应于P型柱6的P型杂质量和N型柱7的N型杂质量相平衡时对应的Cgd曲线；
曲线103对应于P型柱6的P型杂质量比N型柱7的N型杂质量少8％时对应的Cgd曲线；
可以看出，曲线103的Cgd更大，曲线101的Cgd更小。也即：P型杂质剂越多，器件的Cgd越小，开关速度越高，EMI越大。
但是如果选择的P型杂质剂量低的所述超结结构，虽然EMI能够变好，但是这个时候PN偏离平衡，器件的击穿电压会得到恶化。而且通常来说超结器件的击穿电压随P型杂质浓度变化的曲线是P型杂质浓度高于N型杂质浓度时，击穿电压的降低会稍微平缓一些。而P型杂质浓度低于N型杂质浓度时，击穿电压的降低会急剧一些。如图3所示，是现有超结器件的击穿电压随超结单元的掺杂偏离的变化曲线104，曲线104是通过仿真得到，横坐标为超结单元中P型柱6的杂质量和相对于和N型柱7相平衡时的杂质量相偏离值，用百分比表示，负值表示超结单元中P型杂质少，0表示超结单元中P型杂质和N型杂质相等，正值表示超结单元中P型杂质多。可以看到，P型杂质少时，击穿电压下降的速度更快。也就是说偏离平衡状态，两边下降的速度不一样。
基于此，通常超结器件如超结MOSFET的P型柱6杂质的剂量会选择会接近理想或者P稍微多于N，不会选择P少于N。这样都会使得器件的Cgd比较小，导致EMI差。
超结MOSFET的P型杂质剂量越浓，Cgd越小，可以用如下的模型进行简单理解。
如图4所示，是现有超结器件的原胞中对超结单元的纵向耗尽的电容模型；超结MOSFET对N型漂移区7即N型柱7的耗尽会来自两个方向，一个是所述沟道区5和P型柱6，这产生的电容是源漏电容Cds，图4中的Cds1为所述沟道区5对所述N型漂移区7所产生的电容。另外一个方向是通过多晶硅栅1对N型漂移区7的耗尽，这个电容为栅漏电容Cgd。如果P型杂质剂量多于N型杂质剂量，那么对N型漂移区7的耗尽，大部分是通过所述沟道区5和P型柱6来实现的，从而导致Cgd很小。而如果P型杂质的剂量小于N型杂质的剂量，那么剩下的N型杂质剂量，需要依靠栅极结构来进行耗尽，从而使得Cgd电容也会比较大。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能增加器件的栅漏电容，能有效降低器件在应用电路中的电磁干扰以及有效降低器件在应用电路中带来的电流和电压的过冲。本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件包括由多个交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元。
超结器件各原胞形成于对应的所述超结单元上，所述原胞包括：
第二导电类型的沟道区，所述沟道区位于对应的所述第二导电类型柱的顶部区域中并延伸到邻近的所述第一导电类型柱，在所述第一导电类型柱的顶部区域两侧各有一个所述沟道区，所述第一导电类型柱的顶部区域两侧的所述沟道区之间具有间隔区域并令该间隔区域为顶部漂移区。
栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区上，被所述平面栅覆盖的所述沟道区的表面用于形成沟道。
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱进行纵向耗尽形成的电容。
所述超结单元中，所述第二导电类型柱会对所述第一导电类型柱进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱的掺杂总量多于所述第一导电类型柱的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱的宽度设置为小于所述第一导电类型柱的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱对所述第一导电类型柱的横向耗尽，从而增加所述平面栅对所述第一导电类型柱的纵向耗尽并从而增加所述栅漏电容。
进一步的改进是，所述第二导电类型柱由填充由第一沟槽中的第二导电类型的第二外延层组成，所述第一沟槽呈顶部宽度小于底部宽度的结构；所述第一沟槽形成于第一导电类型的第一外延层中，所述第一导电类型柱由位于所述第二导电类型柱之间的第一外延层组成。
进一步的改进是，所述第一导电类型柱由填充由第二沟槽中的第一导电类型的第一外延层组成，所述第二沟槽呈顶部宽度大于底部宽度的结构；所述第二沟槽形成于第二导电类型的第二外延层中，所述第二导电类型柱由位于所述第一导电类型柱之间的第二外延层组成。
进一步的改进是，所述第一沟槽的侧面倾角为90.5度～91.5度。
进一步的改进是，所述第一导电类型柱由多层第一导电类型的第一外延子层叠加而成，所述第二导电类型柱由在对应的各第一导电类型的外延层中进行第二导电类型离子注入的第二离子注入区叠加而成。
进一步的改进是，在所述沟道区的表面形成有第一导电类型重掺杂的源区，所述源区和对应的所述平面栅的侧面自对准。
所述平面栅包括依次叠加的栅介质层和多晶硅栅。
在所述超结结构的底部形成有第一导电类型掺杂的缓冲层；所述缓冲层形成在第一导电类型重掺杂的半导体衬底表面。
漂移区由位于所述沟道区和所述半导体衬底之间的所述第一导电类型柱和所述缓冲层组成。
漏区由背面减薄后的所述半导体衬底组成或者由背面减薄后的所述半导体衬底进行第一导电类型重掺杂离子注入形成。
进一步的改进是，所述源区通过接触孔连接到由正面金属层组成的源极，所述源区对应的接触孔的底部形成有沟道引出区。
在所述顶部漂移区形成有JFET注入区。
进一步的改进是，所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、形成由多个交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元。
所述超结单元中，所述第二导电类型柱会对所述第一导电类型柱进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱的掺杂总量多于所述第一导电类型柱的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱的宽度设置为小于所述第一导电类型柱的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱对所述第一导电类型柱的横向耗尽。
步骤二、形成超结器件的各原胞，各所述原胞形成在对应的所述超结单元上，形成所述原胞的分步骤包括：
步骤21、形成第二导电类型的沟道区，所述沟道区位于对应的所述第二导电类型柱的顶部区域中并延伸到邻近的所述第一导电类型柱，在所述第一导电类型柱的顶部区域两侧各有一个所述沟道区，所述第一导电类型柱的顶部区域两侧的所述沟道区之间具有间隔区域并令该间隔区域为顶部漂移区。
步骤22、形成栅极结构，所述栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区上，被所述平面栅覆盖的所述沟道区的表面用于形成沟道。
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱进行纵向耗尽形成的电容；通过步骤一中对所述超结单元的顶部区域中的所述第二导电类型柱的宽度和所述第一导电类型柱的宽度的设置，增加所述平面栅对所述第一导电类型柱的纵向耗尽并从而增加所述栅漏电容。
进一步的改进是，步骤一中采用如下分步骤形成所述超结结构：
形成第一导电类型的第一外延层。
在所述第一外延层中形成第一沟槽，所述第一沟槽呈顶部宽度小于底部宽度。
在所述第一沟槽中填充第二导电类型的第二外延层组成所述第二导电类型柱；所述第一导电类型柱由位于所述第二导电类型柱之间的第一外延层组成。
进一步的改进是，形成所述第一沟槽的分步骤包括：
光刻定义出所述第一沟槽的形成区域，光刻定义的尺寸等于所述第二导电类型柱的顶部宽度。
对所述第一外延层进行第一次刻蚀形成第一子沟槽，所述第一次刻蚀为各向异性刻蚀，所述第一子沟槽的深度小于所述第一沟槽的深度。
在所述第一子沟槽的侧面形成侧壁，所述第一子沟槽的底部表面打开。
对所述第一子沟槽底部的所述第一外延层进行第二次刻蚀并形成第二子沟槽，所述第二次刻蚀为在所述第一次刻蚀的工艺参数的基础上增加了横向刻蚀，使所述第二子沟槽的宽度大于所述第一子沟槽的宽度，由于所述第一子沟槽和所述第二子沟槽叠加形成所述第一沟槽。
进一步的改进是，所述第一沟槽采用两次刻蚀工艺形成，步骤一中形成所述超结结构的分步骤包括：
在形成所述第一外延层的部分厚度时，进行第一次刻蚀并形成第一子沟槽。
在所述第一子沟槽中填充所述第二外延层的部分厚度。
之后继续进行所述第一外延层的生长并使所述第一外延层的厚度达到要求值。
进行第二次刻蚀并形成第二子沟槽，所述第二子沟槽叠加在所述第一子沟槽上，且所述第一子沟槽顶部开口大于所述第二子沟槽的顶部开口。
在所述第二子沟槽中填充剩余厚度的所述第二外延层。
进一步的改进是，步骤一中采用如下分步骤形成所述超结结构：
生长第二导电类型的第二外延层。
进行刻蚀在所述第二外延层中形成第二沟槽，所述第二沟槽呈顶部宽度大于底部宽度的结构。
在所述第二沟槽中填充第一导电类型的第一外延层并组成所述第一导电类型柱，所述第二导电类型柱由位于所述第一导电类型柱之间的第二外延层组成。
进一步的改进是，所述第一沟槽的侧面倾角为90.5度～91.5度。
进一步的改进是，步骤一中采用如下分步骤形成所述超结结构：
重复形成多层第一导电类型的第一外延子层。
在各层所述第一外延子层形成之后进行一次第二导电类型离子注入并在对应的所述第一外延子层中形成第二离子注入区。
所述第一导电类型柱由多层所述第一外延子层叠加而成，所述第二导电类型柱由在对应的各层所述第一外延子层中的所述第二离子注入区叠加而成。
本发明通过对具有平面栅结构的超结器件进行了特别设置，主要是结合平面栅对底部的第一导电类型柱的纵向耗尽以及超结单元的第二导电类型柱对第一导电类型柱的横向耗尽来调整超结单元的顶部区域的第一导电类型柱和第二导电类型柱的宽度关系，能在保证不影响器件的击穿电压的条件下增加栅漏电容，能有效降低器件在应用电路中的电磁干扰以及有效降低器件在应用电路中带来的电流和电压的过冲。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的原胞的剖面结构图；
图2是现有超结器件在超结单元的各种掺杂偏离的条件下的栅漏电容随漏极电压变化的曲线；
图3是现有超结器件的击穿电压随超结单元的掺杂偏离的变化曲线；
图4是现有超结器件的原胞中对超结单元的纵向耗尽的电容模型；
图5是本发明实施例超结器件的原胞的剖面结构图；
图6是本发明实施例超结器件和现有超结器件的栅漏电容随漏极电压变化的曲线；
图7A-图7B是本发明第一实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图；
图8A-图8B是本发明第二实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图；
图9是本发明第三实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图。
具体实施方式
本发明实施例超结器件：
如图5所示，是本发明实施例超结器件的原胞的剖面结构图；本发明实施例超结器件包括由多个交替排列的第一导电类型柱7和第二导电类型柱6组成的超结结构；每一所述第一导电类型柱7和其邻近的所述第二导电类型柱6组成一个超结单元。
超结器件各原胞形成于对应的所述超结单元上，所述原胞包括：
第二导电类型的沟道区5，所述沟道区5位于对应的所述第二导电类型柱6的顶部区域中并延伸到邻近的所述第一导电类型柱7，在所述第一导电类型柱7的顶部区域两侧各有一个所述沟道区5，所述第一导电类型柱7的顶部区域两侧的所述沟道区5之间具有间隔区域并令该间隔区域为顶部漂移区。
栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区5上，被所述平面栅覆盖的所述沟道区5的表面用于形成沟道。
在所述沟道区5的表面形成有第一导电类型重掺杂的源区3，所述源区3和对应的所述平面栅的侧面自对准。
所述平面栅包括依次叠加的栅介质层2和多晶硅栅1。
在所述超结结构的底部形成有第一导电类型掺杂的缓冲层8；所述缓冲层8形成在第一导电类型重掺杂的半导体衬底9表面。
漂移区由位于所述沟道区5和所述半导体衬底9之间的所述第一导电类型柱7和所述缓冲层8组成。
漏区由背面减薄后的所述半导体衬底9组成或者由背面减薄后的所述半导体衬底9进行第一导电类型重掺杂离子注入形成。
所述源区3通过接触孔连接到由正面金属层组成的源极，所述源区3对应的接触孔的底部形成有沟道引出区。
在所述顶部漂移区形成有JFET注入区10。
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱7进行纵向耗尽形成的电容。
所述超结单元中，所述第二导电类型柱6会对所述第一导电类型柱7进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱6的掺杂总量多于所述第一导电类型柱7的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱6的宽度设置为小于所述第一导电类型柱7的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱6对所述第一导电类型柱7的横向耗尽，从而增加所述平面栅对所述第一导电类型柱7的纵向耗尽并从而增加所述栅漏电容。
本发明实施例超结器件中，所述第二导电类型柱6由填充由第一沟槽中的第二导电类型的第二外延层组成，所述第一沟槽呈顶部宽度小于底部宽度的结构；所述第一沟槽形成于第一导电类型的第一外延层中，所述第一导电类型柱7由位于所述第二导电类型柱6之间的第一外延层组成。所述第一沟槽的侧面倾角为90.5度～91.5度。
或者，所述第一导电类型柱7由填充由第二沟槽中的第一导电类型的第一外延层组成，所述第二沟槽呈顶部宽度大于底部宽度的结构；所述第二沟槽形成于第二导电类型的第二外延层中，所述第二导电类型柱6由位于所述第一导电类型柱7之间的第二外延层组成。
或者，所述第一导电类型柱7由多层第一导电类型的第一外延子层叠加而成，所述第二导电类型柱6由在对应的各第一导电类型的外延层中进行第二导电类型离子注入的第二离子注入区叠加而成。
本发明实施例中，所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
现结合具体参数来说明本发明第一实施例超结器件：
所述多晶硅栅1的厚度通常在之间。
所述栅介质层2通常为栅氧化层如二氧化硅层，所述栅介质层2的厚度决定了栅极结构的耐压，其耐压正比于所述栅介质层2的厚度。所述栅介质层2的厚度也决定了阈值电压，所述栅介质层2的厚度越厚，阈值电压越高。对于超结MOSFET，通常要求其阈值电压大于3V，因此所述栅介质层2的厚度通常需要大于
所述源区3的掺杂的剂量通常是在1e15/cm2以上。
所述沟道区5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
漂移区主要由所述第一导电类型柱7组成，所述漂移区的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，漂移区的厚度决定了器件的击穿电压。
所述JFET注入区10的作用是增加沟道附近的顶部漂移区的掺杂浓度，对应的漂移区的掺杂浓度通常会增加10倍以上。
所述半导体衬底9能为硅衬底，为第一导电类型高掺杂的衬底，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小衬底的电阻
所述缓冲层8的主要目的是为了防止因为工艺的热过程，所述半导体衬底9的原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。所述缓冲层8的掺杂浓度通常跟所述第一导电类型柱7的掺杂浓度基本保持一致。
本发明实施例器件通过对具有平面栅结构的超结器件进行了特别设置，主要是结合平面栅对底部的第一导电类型柱7的纵向耗尽以及超结单元的第二导电类型柱6对第一导电类型柱7的横向耗尽来调整超结单元的顶部区域的第一导电类型柱7和第二导电类型柱6的宽度关系，能在保证不影响器件的击穿电压的条件下增加栅漏电容，能有效降低器件在应用电路中的电磁干扰以及有效降低器件在应用电路中带来的电流和电压的过冲。
由图5所示可知，以N型超结器件为例，所述第一导电类型柱7为N型柱，所述第二导电类型柱6为P型柱，P型柱6的宽度是上面靠近顶部比较窄，而底部靠近缓冲层比较宽。这样的好处是：
超结结构的耗尽有两个方向：
第一是在很低电压下的，就会完全进行的横向耗尽，这里主要是P型柱6和N型漂移区即N型柱7的横向耗尽。
第二是纵向耗尽，这里主要是沟道区5和栅极结构也即多晶硅栅1对N型柱7的纵向耗尽。这个是漏极击穿电压越高，耗尽的宽度越宽。
在本发明实施例结构的情况下，虽然整体的P型柱6跟超结结构的N型漂移区7的掺杂剂量是完全平衡的。但是在其它深度下，都是N型杂质剂量大于P杂质剂量的。因此，其纵向耗尽，不断的需要栅极结构来进行参与。所以栅漏电容Cgd栅漏电容才会比较大。
利用仿真软件，可以验证本发明实施例结构中Cgd确实会增加。
在仿真中，P型柱6是采用了深槽刻蚀即沟槽刻蚀加上P型硅填入工艺。正常情况下，现有技术中的深槽刻蚀是有一定的倾斜角度，角度通常在88.5到89.5度之间，这里选择了89度，作为和本发明实施例器件做比较的现有器件结构。这样形成的P型柱6形貌是上面宽下面窄。本发明实施例的仿真中采用P型柱6的沟槽为91度，所得到的P型柱6就是上面窄，下面宽，得到本发明实施例超结器件。
利用仿真软件进行仿真能得到如下结果，在仿真中只考虑了器件的原胞区即电荷流动区，P型杂质的剂量是跟N型漂移区的杂质剂量是一样的，保证了理想的PN平衡。假定器件的有源区面积为38mm2，仿真结果如表一所示：
表一
表一中，Rds(on)表示源漏导通电阻，BV表示击穿电压，Imax表示饱和电流。可以看到采用本发明实施例还有一个好处，在Rds(on)和BV近似一样的情况下，它的饱和电流降低了13％。低的饱和电流，提高了MOSFET的短路(ShortCircuit)能力。
如图6所示，是本发明实施例超结器件和现有超结器件的栅漏电容随漏极电压变化的曲线；曲线105是现有超结器件的栅漏电容随漏极电压变化的曲线，曲线106是本发明实施例超结器件的栅漏电容随漏极电压变化的曲线，可以看到，本发明实施例的超结器件的栅漏耦合电容显著提高了，这样器件的EMI特性得到改善。
本发明第一实施例超结器件的制造方法：
如图7A至图7B所示，是本发明第一实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图；本发明第一实施例超结器件的制造方法包括如下步骤：
步骤一、形成由多个交替排列的第一导电类型柱7和第二导电类型柱6组成的超结结构；每一所述第一导电类型柱7和其邻近的所述第二导电类型柱6组成一个超结单元。
所述超结单元中，所述第二导电类型柱6会对所述第一导电类型柱7进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱6的掺杂总量多于所述第一导电类型柱7的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱6的宽度设置为小于所述第一导电类型柱7的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱6对所述第一导电类型柱7的横向耗尽。
所述超结结构形成在第一导电类型掺杂的缓冲层8上；所述缓冲层8形成在第一导电类型重掺杂的半导体衬底9表面。
步骤一中采用如下分步骤形成所述超结结构：
如图7A所示，生长第二导电类型的第二外延层6。
如图7B所示，进行刻蚀在所述第二外延层6中形成第二沟槽201，所述第二沟槽201呈顶部宽度大于底部宽度的结构。
通常，所述第二沟槽201采用光刻工艺定义并采用了硬质掩膜层，首先在所述第二外延层6的表面形成硬质掩膜层，之后进行光刻定义，依次刻蚀硬质掩膜层和所述第二外延层6形成所述第二沟槽201。所述硬质掩膜层的材料包括氧化层和氮化层。
如图7B所示，在所述第二沟槽201中填充第一导电类型的第一外延层7并组成所述第一导电类型柱7，所述第二导电类型柱6由位于所述第一导电类型柱7之间的第二外延层6组成。通常在所述第一外延层7生长完成之后，还需要采用化学机械研磨(CMP)将所述第二沟槽201外的所述第一外延层7去除。
步骤二、形成超结器件的各原胞，各所述原胞形成在对应的所述超结单元上，形成所述原胞的分步骤包括：
步骤21、形成第二导电类型的沟道区5，所述沟道区5位于对应的所述第二导电类型柱6的顶部区域中并延伸到邻近的所述第一导电类型柱7，在所述第一导电类型柱7的顶部区域两侧各有一个所述沟道区5，所述第一导电类型柱7的顶部区域两侧的所述沟道区5之间具有间隔区域并令该间隔区域为顶部漂移区。
步骤22、形成栅极结构，所述栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区5上，被所述平面栅覆盖的所述沟道区5的表面用于形成沟道。
所述平面栅包括依次叠加的栅介质层2和多晶硅栅1。通过先生长所述栅介质层2和所述多晶硅栅1，之后采用光刻定义加刻蚀工艺形成所述平面栅。
还包括步骤：
进行离子注入在所述沟道区5的表面形成第一导电类型重掺杂的源区3，所述源区3和对应的所述平面栅的侧面自对准。
漂移区由位于所述沟道区5和所述半导体衬底9之间的所述第一导电类型柱7和所述缓冲层8组成。
还包括在所述顶部漂移区形成JFET注入区10的步骤。
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
完成正面工艺之后，还包括如下背面工艺：
对所述半导体衬底9进行背面减薄，由背面减薄后的所述半导体衬底9组成漏区；或者在背面减薄后的所述半导体衬底9进行第一导电类型重掺杂离子注入形成漏区。
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱7进行纵向耗尽形成的电容；通过步骤一中对所述超结单元的顶部区域中的所述第二导电类型柱6的宽度和所述第一导电类型柱7的宽度的设置，增加所述平面栅对所述第一导电类型柱7的纵向耗尽并从而增加所述栅漏电容。
本发明第二实施例超结器件的制造方法：
本发明第二实施例超结器件的制造方法和本发明第一实施例超结器件的制造方法的区别之处为：
如图8A至图8B所示，是本发明第二实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图；
步骤一中采用如下分步骤形成所述超结结构：
如图8A所示，形成第一导电类型的第一外延层7。
在所述第一外延层7中形成第一沟槽，所述第一沟槽呈顶部宽度小于底部宽度。所述第一沟槽的侧面倾角为90.5度～91.5度。形成所述第一沟槽的分步骤包括：
光刻定义出所述第一沟槽的形成区域，光刻定义的尺寸等于所述第二导电类型柱6的顶部宽度。
对所述第一外延层7进行第一次刻蚀形成第一子沟槽2031a，所述第一次刻蚀为各向异性刻蚀，所述第一子沟槽2031a的深度小于所述第一沟槽的深度。
在所述第一子沟槽2031a的侧面形成侧壁，所述第一子沟槽2031a的底部表面打开。
如图8B所示，对所述第一子沟槽2031a底部的所述第一外延层7进行第二次刻蚀并形成第二子沟槽2032a，所述第二次刻蚀为在所述第一次刻蚀的工艺参数的基础上增加了横向刻蚀，使所述第二子沟槽2032a的宽度大于所述第一子沟槽2031a的宽度，由于所述第一子沟槽2031a和所述第二子沟槽2032a叠加形成所述第一沟槽。
之后，在所述第一沟槽中填充第二导电类型的第二外延层6组成所述第二导电类型柱6；所述第一导电类型柱7由位于所述第二导电类型柱6之间的第一外延层7组成。
本发明第三实施例超结器件的制造方法：
本发明第三实施例超结器件的制造方法和本发明第二实施例超结器件的制造方法的区别之处为：
如图9所示，是本发明第三实施例超结器件的制造方法中形成超结结构的各步骤中的结构示意图；
所述第一沟槽采用两次刻蚀工艺形成，步骤一中形成所述超结结构的分步骤包括：
在形成所述第一外延层7的部分厚度时，进行第一次刻蚀并形成第一子沟槽2031b。
在所述第一子沟槽2031b中填充所述第二外延层6的部分厚度。
之后继续进行所述第一外延层7的生长并使所述第一外延层7的厚度达到要求值。
进行第二次刻蚀并形成第二子沟槽2032b，所述第二子沟槽2032b叠加在所述第一子沟槽2031b上，且所述第一子沟槽2031b顶部开口大于所述第二子沟槽2032b的顶部开口。
在所述第二子沟槽2032b中填充剩余厚度的所述第二外延层6。
本发明第四实施例超结器件的制造方法：
本发明第四实施例超结器件的制造方法和本发明第一实施例超结器件的制造方法的区别之处为：
步骤一中采用如下分步骤形成所述超结结构：
重复形成多层第一导电类型的第一外延子层。
在各层所述第一外延子层形成之后进行一次第二导电类型离子注入并在对应的所述第一外延子层中形成第二离子注入区。
所述第一导电类型柱7由多层所述第一外延子层叠加而成，所述第二导电类型柱6由在对应的各层所述第一外延子层中的所述第二离子注入区叠加而成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，其特征在于：包括由多个交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元；
超结器件各原胞形成于对应的所述超结单元上，所述原胞包括：
第二导电类型的沟道区，所述沟道区位于对应的所述第二导电类型柱的顶部区域中并延伸到邻近的所述第一导电类型柱，在所述第一导电类型柱的顶部区域两侧各有一个所述沟道区，所述第一导电类型柱的顶部区域两侧的所述沟道区之间具有间隔区域并令该间隔区域为顶部漂移区；
栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区上，被所述平面栅覆盖的所述沟道区的表面用于形成沟道；
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱进行纵向耗尽形成的电容；
所述超结单元中，所述第二导电类型柱会对所述第一导电类型柱进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱的掺杂总量多于所述第一导电类型柱的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱的宽度设置为小于所述第一导电类型柱的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱对所述第一导电类型柱的横向耗尽，从而增加所述平面栅对所述第一导电类型柱的纵向耗尽并从而增加所述栅漏电容。
2.如权利要求1所述的超结器件，其特征在于：所述第二导电类型柱由填充由第一沟槽中的第二导电类型的第二外延层组成，所述第一沟槽呈顶部宽度小于底部宽度的结构；所述第一沟槽形成于第一导电类型的第一外延层中，所述第一导电类型柱由位于所述第二导电类型柱之间的第一外延层组成。
3.如权利要求1所述的超结器件，其特征在于：所述第一导电类型柱由填充由第二沟槽中的第一导电类型的第一外延层组成，所述第二沟槽呈顶部宽度大于底部宽度的结构；所述第二沟槽形成于第二导电类型的第二外延层中，所述第二导电类型柱由位于所述第一导电类型柱之间的第二外延层组成。
4.如权利要求2所述的超结器件，其特征在于：所述第一沟槽的侧面倾角为90.5度～91.5度。
5.如权利要求1所述的超结器件，其特征在于：所述第一导电类型柱由多层第一导电类型的第一外延子层叠加而成，所述第二导电类型柱由在对应的各第一导电类型的外延层中进行第二导电类型离子注入的第二离子注入区叠加而成。
6.如权利要求1所述的超结器件，其特征在于：在所述沟道区的表面形成有第一导电类型重掺杂的源区，所述源区和对应的所述平面栅的侧面自对准；
所述平面栅包括依次叠加的栅介质层和多晶硅栅；
在所述超结结构的底部形成有第一导电类型掺杂的缓冲层；所述缓冲层形成在第一导电类型重掺杂的半导体衬底表面；
漂移区由位于所述沟道区和所述半导体衬底之间的所述第一导电类型柱和所述缓冲层组成；
漏区由背面减薄后的所述半导体衬底组成或者由背面减薄后的所述半导体衬底进行第一导电类型重掺杂离子注入形成。
7.如权利要求6所述的超结器件，其特征在于：所述源区通过接触孔连接到由正面金属层组成的源极，所述源区对应的接触孔的底部形成有沟道引出区；
在所述顶部漂移区形成有JFET注入区。
8.如权利要求1-7中任一权项所述的超结器件，其特征在于：所述超结器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种超结器件的制造方法，其特征在于：包括如下步骤：
步骤一、形成由多个交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元；
所述超结单元中，所述第二导电类型柱会对所述第一导电类型柱进行横向耗尽，在保持所述超结单元的电荷平衡或使所述第二导电类型柱的掺杂总量多于所述第一导电类型柱的掺杂总量以保证所述超结器件的击穿电压满足要求的条件下，所述超结单元的顶部区域中的所述第二导电类型柱的宽度设置为小于所述第一导电类型柱的宽度，以在所述超结单元的顶部区域中减少所述第二导电类型柱对所述第一导电类型柱的横向耗尽；
步骤二、形成超结器件的各原胞，各所述原胞形成在对应的所述超结单元上，形成所述原胞的分步骤包括：
步骤21、形成第二导电类型的沟道区，所述沟道区位于对应的所述第二导电类型柱的顶部区域中并延伸到邻近的所述第一导电类型柱，在所述第一导电类型柱的顶部区域两侧各有一个所述沟道区，所述第一导电类型柱的顶部区域两侧的所述沟道区之间具有间隔区域并令该间隔区域为顶部漂移区；
步骤22、形成栅极结构，所述栅极结构为平面栅，所述平面栅覆盖在所述顶部漂移区并延伸到所述顶部漂移区两侧的所述沟道区上，被所述平面栅覆盖的所述沟道区的表面用于形成沟道；
栅漏电容为由所述平面栅对所述顶部漂移区和所述顶部漂移区底部的所述第一导电类型柱进行纵向耗尽形成的电容；通过步骤一中对所述超结单元的顶部区域中的所述第二导电类型柱的宽度和所述第一导电类型柱的宽度的设置，增加所述平面栅对所述第一导电类型柱的纵向耗尽并从而增加所述栅漏电容。
10.如权利要求9所述的超结器件的制造方法，其特征在于：步骤一中采用如下分步骤形成所述超结结构：
形成第一导电类型的第一外延层；
在所述第一外延层中形成第一沟槽，所述第一沟槽呈顶部宽度小于底部宽度；
在所述第一沟槽中填充第二导电类型的第二外延层组成所述第二导电类型柱；所述第一导电类型柱由位于所述第二导电类型柱之间的第一外延层组成。
11.如权利要求10所述的超结器件的制造方法，其特征在于：形成所述第一沟槽的分步骤包括：
光刻定义出所述第一沟槽的形成区域，光刻定义的尺寸等于所述第二导电类型柱的顶部宽度；
对所述第一外延层进行第一次刻蚀形成第一子沟槽，所述第一次刻蚀为各向异性刻蚀，所述第一子沟槽的深度小于所述第一沟槽的深度；
在所述第一子沟槽的侧面形成侧壁，所述第一子沟槽的底部表面打开；
对所述第一子沟槽底部的所述第一外延层进行第二次刻蚀并形成第二子沟槽，所述第二次刻蚀为在所述第一次刻蚀的工艺参数的基础上增加了横向刻蚀，使所述第二子沟槽的宽度大于所述第一子沟槽的宽度，由于所述第一子沟槽和所述第二子沟槽叠加形成所述第一沟槽。
12.如权利要求10所述的超结器件的制造方法，其特征在于：所述第一沟槽采用两次刻蚀工艺形成，步骤一中形成所述超结结构的分步骤包括：
在形成所述第一外延层的部分厚度时，进行第一次刻蚀并形成第一子沟槽；
在所述第一子沟槽中填充所述第二外延层的部分厚度；
之后继续进行所述第一外延层的生长并使所述第一外延层的厚度达到要求值；
进行第二次刻蚀并形成第二子沟槽，所述第二子沟槽叠加在所述第一子沟槽上，且所述第一子沟槽顶部开口大于所述第二子沟槽的顶部开口；
在所述第二子沟槽中填充剩余厚度的所述第二外延层。
13.如权利要求9所述的超结器件的制造方法，其特征在于：步骤一中采用如下分步骤形成所述超结结构：
生长第二导电类型的第二外延层；
进行刻蚀在所述第二外延层中形成第二沟槽，所述第二沟槽呈顶部宽度大于底部宽度的结构；
在所述第二沟槽中填充第一导电类型的第一外延层并组成所述第一导电类型柱，所述第二导电类型柱由位于所述第一导电类型柱之间的第二外延层组成。
14.如权利要求10所述的超结器件的制造方法，其特征在于：所述第一沟槽的侧面倾角为90.5度～91.5度。
15.如权利要求9所述的超结器件的制造方法，其特征在于：步骤一中采用如下分步骤形成所述超结结构：
重复形成多层第一导电类型的第一外延子层；
在各层所述第一外延子层形成之后进行一次第二导电类型离子注入并在对应的所述第一外延子层中形成第二离子注入区；
所述第一导电类型柱由多层所述第一外延子层叠加而成，所述第二导电类型柱由在对应的各层所述第一外延子层中的所述第二离子注入区叠加而成。
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