CN102110716A - 槽型半导体功率器件 - Google Patents

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Abstract

本发明涉及一种半导体器件，该器件包括半导体衬底，所述半导体衬底上是半导体漂移区，所述半导体漂移区包括第一导电类型的半导体区和第二导电类型的半导体区，所述第一导电类型的半导体区和所述第二导电类型的半导体区形成超结结构。所述半导体衬底上是高K介质，所述高K介质与所述第二导电类型的半导体区相邻。所述半导体漂移区上是有源区。所述高K介质上是槽栅结构，所述槽栅结构与所述有源区相邻。其中，所述第二导电类型的半导体区通过小倾角离子注入形成，因此宽度窄且浓度高。

Description

槽型半导体功率器件
技术领域
本发明涉及半导体功率器件，特别涉及具有槽栅结构的低功耗半导体功率器件。
背景技术
功率MOSFET（metal oxide semiconductor Field-Effect Transistor）是多子导电型器件，具有输入阻抗高、易驱动、速度快、频率高、导通电阻具有正温度系数、安全工作区宽以及可并联使用等诸多优点。这些优点使其在工业控制、航天、通信、汽车、计算机及便携式电器、家电、办公用品等领域得到了广泛应用，尤其是在开关电源方面的应用取得了迅速发展，大大提高了电子***的效率。
器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，漂移区的电阻将超线性关系升高，导致器件的导通电阻(                                                
Figure 389152DEST_PATH_IMAGE001
)增加，开态功耗增大。器件导通电阻R on 正比例于击穿电压BV的2.5次方，即
Figure 231206DEST_PATH_IMAGE002
。
随着制造工艺的进步，芯片上元胞密度越来越大，常规的平面栅VDMOS（vertical double diffusion metal oxide semiconductor，垂直双扩散金属-氧化物-半导体场效应晶体管）的比导通电阻下降受JFET（junction field-effect transistor）效应的限制已经达到极限。由于UMOS（U-type trench MOS，U型沟槽MOS）结构具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但是即使采用的UMOS结构，当在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。
1988年飞利浦美国公司的D. J. Coe申请美国专利 US4754310,（发明名称：High voltage semiconductor device)，第一次提出在横向高压MOSFET(LDMOSFET)结构中采用交替的P柱区和N柱区作为耐压区，以代替传统功率器件中单一导电类型（N型或P型）的低掺杂的漂移区作为耐压层的方法。
1993年电子科技大学的陈星弼教授提出，在纵向功率器件 (尤其是纵向MOSFET) 中采用交替的P柱区和N柱区结构作为漂移层的思想，并称其为“复合缓冲层”（composite buffer layer)。
1997年Tatsuhiko等人在对上述概念的总结下提出了“超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用，并且得到进一步的验证。
超结 MOSFET的耐压层除了沿源-漏区方向的耗尽之外，耐压层中P柱区和N柱区之间也相互耗尽，使得在较高的漏极电压下，整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。
将超结引入功率VDMOS，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDMOS, 其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，常规“超结”结构是采用多次注入、多次外延以及退火形成，因而，超结VDMOS耐压越高，形成深P柱区和N柱区外延和注入的次数就越多，工艺难度就越大，成本高；而且，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条宽的P型或N型柱区；其次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；再次，器件的体二极管反向恢复***等，而且在大电流应用时候击穿电压下降以及由于横向PN结耗尽层扩大造成的导通电阻上升等问题。
文献（Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii, and Tsutomu Uesugi，【Shallow angle implantation for extended trench gate power MOSFETs with super junction structure】 ISPSD,2001）提出了一种利用小倾角注入形成的槽栅超结VDMOS结构，在一定程度上降低了工艺成本。而且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，提高耐压有限。
陈星弼院士在他的美国专利US7,230,310B2，（发明名称：superjunction voltage sustaining layer with alternating semiconductor and high-K dielectric regions）中提出，利用高K（K为相对介电系数）介质来提高器件的电学性能的思想。这种结构能够避免常规的超结p柱和n柱相互扩散的问题，而且在大电流时提高了器件的安全工作区，降低了器件的导通电阻。但尚有缺点: (1)由于该专利中的器件结构是基于一些常规工艺得到的，所以工艺难度比较大，工艺成本高，而且P柱区和N柱区不能做的很窄（比导通不能做的很小）; (2)由于此专利中的结构是基于常规的工艺，如要利用高K介质提高性能，一般需要独立刻槽，这势必会增加工艺的复杂度。
发明内容
本发明的目的是解决上述问题中的一个或多个。
本发明在一个方面提出一种半导体器件，该器件包括：
半导体衬底，
所述半导体衬底上的半导体漂移区，所述半导体漂移区包括第一导电类型的半导体区和第二导电类型的半导体区，所述第一导电类型的半导体区和所述第二导电类型的半导体区形成超结结构；所述第二导电类型的半导体区宽度窄且浓度高，是通过小倾角离子注入形成；
所述半导体衬底上的高K介质，所述高K介质与所述第二导电类型的半导体区相邻；
所述半导体漂移区上的有源区；
所述高K介质上方的槽栅结构，所述槽栅结构与所述有源区相邻。根据本发明的半导体器件具有耐压高、导通电阻小、功耗低对非平衡电荷不敏感，并且制造工艺简单、成本低等优点。
根据本发明的一个实施例，提出一种具有高K介质填充槽的超结器件结构，包括：槽栅结构(由栅介质层、栅介质层包围的导电材料构成)，槽栅结构两侧的有源区，有源区包括阱区以及阱区上部的源区和体接触区，槽栅下方由高K介质填充的沟槽（又称拓展沟槽），拓展沟槽的两侧、且在有源区下方是由n柱区和p柱区形成的超结，构成器件的漂移区，漂移区与拓展沟槽接触；n柱区、p柱区和拓展沟槽相互平行；超结结构相对于拓展沟槽左右对称；n柱区宽度和p柱区的宽度相等或不等；n柱区和p柱区纵向长度相等，高K介质的纵向长度等于或小于n柱区；器件的底部是衬底层。
所述的高K介质的K值可以由具体的材料决定，而且要综合考虑高K介质的材料的性质。
根据本发明，槽栅结构的底部与有源层底部相平齐或低于有源区底部。
根据本发明，所述栅介质是高K介质或二氧化硅，构成栅介质的高K介质与拓展沟槽内的高K介质相同或不同。
根据本发明，拓展沟槽可以用反应离子刻蚀形成，由于刻蚀的各项异性较好，得到的槽近似为矩形。拓展沟槽也可以用湿法刻蚀得到，槽近似为梯形结构。
所述超结中与拓展沟槽接触的第二导电类型的半导体区窄且掺杂浓度高，是利用小倾角离子注入穿过拓展沟槽两侧壁形成的，从而使得所述第二导电类型的半导体区的宽度与浓度的乘积大于或等于所述第一导电类型的半导体区的宽度与浓度的乘积。因此，本发明的一个优点在于器件的导通电阻低。且器件面积可以根据实际需要和工艺水平做的很小。
根据本发明，漂移区的纵向长度和拓展沟槽的纵向长度变化，器件的耐压可以在很大范围内变化。但是考虑到工艺成本以及比导通电阻的限制，此结构一般是在100-300V左右具有更明显的优势。
所述本发明的半导体器件优选地为MOS控制的器件，如VDMOS和IGBT，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。
本发明的半导体器件可以是N沟道和P沟道器件；类似的，P沟道器件P柱区可以用小倾角注入实现。
本发明的半导体器件，如果器件耐压较高，可以做成半超结结构，即超结结构及拓展沟槽的底部与N+衬底（N沟道槽栅VDMOS的情形）之间有一层n-层，以降低刻槽深度以及小倾角注入的工艺难度，并借助n-层承受部分耐压，这更适合于耐压较高（耐压高于400V）。所述n-层的掺杂浓度小于所述超结结构中第二导电类型的半导体区的掺杂浓度。
根据本发明的一个方面，本发明公开的槽栅超结VDMOS结构具有槽栅结构和超结漂移区，其中槽栅结构减小了JFET（结型场效应晶体管）效应，槽栅结构和超结漂移区大大降低导通电阻；此结构在槽栅下方具有的沟槽内填充高K介质，这不仅降低了比导通电阻，而且减小了器件击穿电压对n柱区和p柱区间电荷非平衡的敏感性。
本发明的有益效果是：（1）本发明的一个主要优点是降低比导通电阻，相对于常规的槽栅超结VDMOS其比导通电阻降低约50%，所以在应用中可以具有很低的导通损耗。（2）由于发明的结构引入了高K介质，这不仅增加漂移区浓度进而降低导通电阻，而且可以提高器件耐压；再者，高K介质减小了耐压对超结电荷非平衡的敏感性；另外，缓解了大电流应用时候耐压下降以及由于横向pn结耗尽层扩展造成的导通电阻上升的问题。（3）本发明超结中与拓展沟槽接触的n柱区或p柱区窄且掺杂浓度高，是穿过拓展沟槽两侧壁小倾角注入形成的，可避免常规超结工艺中多次外延和多次注入的复杂工艺，降低了工艺难度和成本；而且注入形成的n柱区宽度的变化对器件性能没有太大的影响，所以器件设计和制造具有很大的灵活性。（4）本发明公开的技术能够降低导通电阻，减小耐压对电荷非平衡性敏感性；同时，可以降低工艺难度和成本，且其耐压相对于常规槽栅超结VDMOS有所提高。
附图说明
图1是常规的N沟道的槽栅超结VDMOS结构示意图；
图2a是根据本发明一个实施例的N沟道的槽栅超结VDMOS结构示意图；
图2b是根据本发明另一个实施例的N沟道的槽栅超结VDMOS结构示意图；
图2c是根据本发明又一个实施例的N沟道的槽栅超结VDMOS结构示意图；
图3是根据本发明一个实施例的P沟道的槽栅超结VDMOS结构示意图，
图4 是根据本发明一个实施例的N沟道的槽栅超结IGBT结构示意图;
图5是常规槽栅超结VDMOS结构与本发明的半导体器件的击穿电压和n柱区浓度（Nn）的关系；
图6 是常规槽栅超结VDMOS结构和本发明的半导体器件中高K介质在不同的K值时阻断特性的比较；
图7 是常规槽栅超结VDMOS结构和本发明的半导体器件中高K介质在不同的K值时正向导通特性的比较；
图8 是本发明的半导体器件的制造方法的示意图,其中8a是小倾角注入示意图，8b是注入后形成的n柱区的示意图，8c是填充高K介质后示意图。
具体实施方式
下面结合附图对本发明进行详细的说明。
常规的具有超结的槽栅VDMOS结构，如图1所示，在半导体衬底1上是漂移区,该漂移区包括交替的p型半导体区2'和n型半导体区3',p型半导体区2'和n型半导体区3'呈柱状，也称作p柱区和n柱区，p型半导体区2'和n型半导体区3'形成超结结构。n型半导体区3'位于槽栅结构14正下方，n型半导体区3'的宽度大于槽栅结构的宽度，槽栅结构包括栅介质6以及栅介质包围的导电材料11，从导电材料11表面引出栅电极G。优选地，p型半导体区2'的杂质总量（即横向宽度和掺杂浓度的乘积）与n型半导体区3'杂质总量应该相等，即电荷平衡，且在阻断状况应全耗尽。在p型半导体区2'和n型半导体区3'上是有源区，包括P型阱区5以及在P型阱区5上部的P+半导体区7（即，体接触区）和n+半导体区9（即，源区）。在P+半导体区7和部分n+半导体区9上形成有源极电极S。在n+半导体衬底1的下表面上形成有漏极电极D。
下面以n沟道VDMOS为例参照图2a说明本发明的半导体器件的结构。
图2a中1是半导体衬底，在n沟道VDMOS的情况下是n+半导体衬底。半导体衬底1上从左至右依次是p型半导体区2、n型半导体区3和高介电系数介质（高K介质）4。p型半导体区2和n型半导体区3构成本发明中的超结结构，形成半导体器件的漂移区。由n型半导体区3的内表面限定了沟槽（也称作拓展沟槽），高K介质4填充拓展沟槽。超结结构对称分布在拓展沟槽的两侧。
在漂移区上是有源区，包括P型阱区5以及P型阱区5上部的P+半导体区7（即，体接触区）和n+半导体区9（即，源区）。在高K介质4的上方是槽栅结构14，包括栅介质6以及栅介质包围的导电材料11，从导电材料11表面引出栅电极G。优选地，导电材料11由多晶硅形成。 栅介质6是高K介质或二氧化硅，构成栅介质6的高K介质与拓展沟槽内的高K介质相同或不同。
栅介质6在导电材料11和P型阱区5以及n+半导体区9之间。在P+半导体区7、n+半导体区9和导电材料11表面上是图案化的金属层8，金属层8形成源极电极(S)和栅电极（G）。图案化的金属层8的空隙中是绝缘层10。在半导体衬底1的下表面上也形成有金属层，用作半导体器件的漏极电极（D）。
本发明的p型半导体区2、n型半导体区3和/或高K介质4优选地呈柱状（因此，p型半导体区2和n型半导体区3也称作p柱区2和n柱区3），并与半导体衬底1垂直，此时高K介质的剖面形状是矩形。p型半导体区2、n型半导体区3和/或高K介质4也可以呈其它形状，例如所述高K介质的剖面形状是梯形或三角形。
本发明拓展沟槽两侧的p型半导体区2和/或n型半导体区3关于拓展沟槽对称。
优选地，本发明的n型半导体区3通过小倾角离子注入形成。所述小倾角离子注入是指离子注入的方向与所述有源区表面的法线方向夹角小于20度，优选地该角度小于10度，更优选地在5度到10度之间。
优选地本发明的n型半导体区3的宽度（平行于半导体衬底1的方向）等于或者小于p型半导体区2的宽度。
优选地高K介质的K值大于漂移区半导体材料的K值，优选地高K介质的临界击穿电场大于30V/μm。
半导体漂移区可以是半导体硅（K=11.9）、锗（K=16），碳化硅（K=9.7-10.3）以及砷化镓（K=13.1）等半导体材料。
本发明的槽栅结构14的高度可以等于有源层厚度，高K介质4的高度可以等于所述半导体漂移区的高度。可选地，槽栅结构14向下超过有源区，使槽栅结构的高度大于有源区厚度，高K介质的高度小于半导体漂移区的高度，见图2b。
图2c是根据本发明又一个实施例的N沟道槽栅VDMOS结构示意图。其与图2a 的实施例的区别在于：在p型半导体区2和n型半导体区3构成的超结及高K介质4下面、且在半导体衬底1上面具有一层低掺杂半导体层（即，耐压层）12，由此形成半超结结构。由于低掺杂半导体层12的存在，p型半导体区2和n型半导体区3的高度可以比图2a中的小，这样进一步简化了器件的制造工艺。优选地低掺杂半导体层12的掺杂类型与半导体区3的掺杂类型相同，但是掺杂浓度比半导体区3的掺杂浓度低。
上面以N沟道VDMOS为例说明了本发明的半导体器件的结构，本发明的结构同样适用于p沟道VDMOS。例如，图3的VDMOS与图2a的VDMOS的结构对应，只是由图 2a的n沟道VDMOS变为p沟道VDMOS，所以每个半导体区域的导电类型相应改变，为了与n沟道VDMOS区分，在图2a所有标号后面加01。
另外，VDMOS只是本发明的半导体器件的一个实例。例如，本发明的半导体器件还可以包括IGBT。图4 示出根据本发明一个实施例的N沟道IGBT。图4中的器件与图2中的器件的不同主要在于用p+半导体衬底101代替图1中的n+半导体衬底1。图2（c）所示的半超结结构也适用于IGBT。
上述本发明的结构显著改善器件的导通特性，例如导通电阻几乎降低50%，并且提高了器件的耐压以及降低了耐压对电荷非平衡的敏感性。
下面通过图2a中的本发明的半导体器件与图1中的常规VDMOS结构进行比较进一步说明本发明的优点：
1. 器件特性分析
1）导通电阻
常规的高压槽栅VDMOS结构的导通电阻R on ，主要由漂移区电阻R D 、积累区电阻R A 和沟道电阻R ch 串联而成，即R on =  R D+ R A+ R ch 。
本发明半导体器件的沟道区的参数可以与常规的槽栅超结VDMOS的沟道区参数相等，所以两种结构的沟道电阻可认为相等。
积累区电阻与多晶硅栅极所覆盖的n柱区（N沟道）宽度等参数有关，本发明半导体器件中n柱区上面是P型阱区，多晶硅下面为高K介质，所以不存在积累区域，积累层电阻可以忽略。
漂移区电阻主要由漂移区的浓度、宽度、长度以及电流拓展效应有关。由于本发明所提出的结构采用了高K介质且n柱区3非常窄，使n柱区3的优化浓度不仅远大于常规的槽栅超结 VDMOS的n柱区优化浓度，而且大于本发明电荷平衡所需要的n柱区浓度（即n柱区浓度与横向宽度的乘积大于p柱区浓度与横向宽度的乘积），且电流在n柱区分布较均匀，所以最后导致提出的结构的导通电阻很小。
本发明提出的结构显著降低了正向的导通电阻，降低器件功耗。
2）击穿电压
与常规槽栅超结VDMOS相比，本发明的结构对体内电场具有调制作用，使器件耐压提高约12%，且由于高K介质的引入使得耐压对电荷非平衡不是很敏感，降低了工艺难度。
上述分析表明，本发明与常规的VDMOS结构相比，耐压有所上升，导通电阻下降了近乎50%。另外，本发明的结构还具有制造工艺简单，对电荷非平衡效应不敏感等特性。
2. 性能评价
综合考虑各个参数对器件性能的影响以及基于对工艺难度的考虑，根据图2a建立本发明专利提出的结构模型：
P柱区宽度为3μm，浓度为5.9×1015cm-3，n柱区的宽度为0.5μm，其对应的n柱区优化浓度为7×1016cm-3，对应的拓展沟槽的宽度是5μm。其中优化浓度的确定：在该浓度下，器件的耐压和导通电阻达到最佳折中。基于该模型，利用medici仿真软件对器件的性能进行仿真。
1）阻断特性
图5-7中Nn表示N柱区的浓度，V漏表示漏极的电压，I漏表示漏极的电流，BV表示击穿电压。
常规的槽栅超结VDMOS（见图1）的击穿电压和n柱区浓度的关系如图5左侧的曲线所示。本发明的超结VDMOS击穿电压和n柱区浓度的关系如图5右侧的曲线所示。
图5显示，本发明的半导体器件的优化浓度比常规的槽栅超结VDMOS结构高1个数量级，因而导通电阻和导通损耗降低；而且，击穿电压对浓度变化（电荷非平衡）的敏感性降低，因而工艺容差更大；再者，本发明的半导体器件的最高击穿电压较常规超结VDMOS高约20V。
从图5中可以看出：（1）常规槽栅超结VDMOS在电荷平衡时击穿电压达到最大。（2）对于本发明提出的结构n柱区的最优浓度大于P柱区所要求平衡的浓度，即0.5×10-4cm×7×1016cm-3>3×10-4cm×5.9×1015cm-3，有利于降低导通电阻。（3）与常规槽栅超结VDMOS相比，本发明提出的结构的击穿电压对n柱区浓度的变化不敏感。
常规槽栅超结VDMOS和本发明提出的结构的在不同的K值时候击穿电压比较图如图6所示，由图可以看出，本发明提出的结构的击穿电压对K值变化不敏感。
2）正向导通特性
常规的槽栅超结VDMOS和本发明提出的结构在不同的K值时正向导通特性比较如图7所示，在给定的漏极电流下，本发明提出的结构具有很低的正向压降，且K值越大，导通电阻越低。这主要是由于高K介质和超结结构综合影响的结果。
图8示出了通过小倾角注入形成本发明的VDMOS（图2a，以n沟道VDMOS为例）的n型半导体区3以及随后的填充高K介质。首先用常规工艺形成衬底、漂移区中的p型半导体层以及有源区后，利用干法刻蚀，从有源区表面垂直向下刻蚀直至半导体衬底上表面，以形成沟槽；利用掩模13采用小倾角注入n型杂质，将沟槽两侧壁由p型变成n型，形成窄且高浓度的n柱区3，由此在沟槽两侧形成对称的p柱区2和n柱区3，见图8a和图8b；在沟槽中填充高K介质，使其厚度等于（或小于）n柱区和p柱区的厚度,见图8c。最后形成槽栅结构并进行衬底减薄和电极制备。其中的小倾角注入可以参照文献（Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii, and Tsutomu Uesugi，【Shallow angle implantation for extended trench gate power MOSFETs with super junction structure】 ISPSD,2001）。
本发明的半导体器件与常规的槽栅超结VDMOS结构相比，导通电阻下降了约50%，耐压略有上升；同时，本发明的半导体器件具有对电荷非平衡不敏感的优越性能，克服了超结器件最常见也是较难解决的问题，增加了器件设计和制造的自由度；再者，形成超结的工艺相对简单。同时本发明p柱区或n柱区可以做的很窄，使得导通电阻和器件面积较小。本发明的纵向MOSFET器件最适合做低功耗的功率器件，特别是用于耐压为100-300V的低功耗功率电子领域。

Claims (10)

1. 一种半导体器件，该器件包括：
半导体衬底，
所述半导体衬底上的半导体漂移区，所述半导体漂移区包括第一导电类型的半导体区和通过小倾角离子注入形成的第二导电类型的半导体区，所述第一导电类型的半导体区和所述第二导电类型的半导体区形成超结结构；
所述半导体衬底上的高K介质，所述高K介质与所述第二导电类型的半导体区相邻；
所述半导体漂移区上的有源区；
所述高K介质上方的槽栅结构，所述槽栅结构与所述有源区相邻。
2. 如权利要求1所述的半导体器件,
其中，所述通过小倾角离子注入形成的第二导电类型的半导体区的宽度小于或等于所述第一导电类型的半导体区的宽度。
3. 如权利要求2所述的半导体器件, 
所述第二导电类型的半导体区的宽度与浓度的乘积大于或者等于所述第一导电类型的半导体区的宽度与浓度的乘积。
4. 如权利要求1所述的半导体器件,
其中，所述第一导电类型的半导体区、所述第二导电类型的半导体区以及所述高K介质均呈柱状，并与半导体衬底垂直。
5. 如权利要求1所述的半导体器件,
其中，在所述半导体衬底与所述高K介质和半导体漂移区之间具有第二导电类型的低掺杂半导体层，所述低掺杂半导体层的掺杂浓度小于所述超结结构中第二导电类型的半导体区的掺杂浓度。
6. 如权利要求1 所述的半导体器件,
所述槽栅结构的底部与有源层底部平齐或低于有源层底部。
7. 如权利要求1 所述的半导体器件,
其中，所述小倾角离子注入是指离子注入的方向与所述有源区表面的法线方向夹角小于20度。
8. 如权利要求1 所述的半导体器件,
其中，所述高K介质的相对介电常数大于半导体漂移区的相对介电常数，所述高K介质的临界击穿电场大于30V/μm。
9. 如权利要求1 所述的半导体器件,
其中，用于所述半导体漂移区的半导体材料包括硅、锗、碳化硅或砷化镓；用于槽栅介质的绝缘材料包括二氧化硅或高K介质。
10. 如权利要求1 所述的半导体器件,
其中，所述高K介质的剖面形状是矩形、梯形或三角形。
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