CN113497069A - 图像传感器装置 - Google Patents

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Abstract

公开了一种图像传感器装置，其阻挡焊盘区域的噪声。该图像传感器装置包括基板、焊盘和杂质区域。基板包括第一表面和第二表面，并且包括第一导电杂质。焊盘设置在基板的第一表面处。杂质区域形成在基板中以在第一方向上与焊盘交叠，杂质区域包括与第一导电杂质不同的第二导电杂质。

Description

图像传感器装置
技术领域
本发明总体上涉及图像传感器技术，更具体地，涉及一种用于阻挡噪声或者使图像传感器的焊盘区域的寄生电容最小化的技术。
背景技术
图像传感器将光学图像转换为电信号。最近，由于计算机行业和通信行业中的研究开发增加，在例如数字相机、摄像机、个人通信***(PCS)、游戏机、监控相机、医疗微型相机等的各种应用和领域中，对高质量、高性能图像传感器的需求快速增加。
具体地，MOS图像传感器可更容易地驱动，并且可使用更多的扫描方案来实现。MOS图像传感器可包括：一个或更多个光电转换元件，其被配置为感测入射光的大小；以及多层金属线层，其被配置为输出存储在光电转换元件中的光信号。然而，入射光可能被金属线层反射并且可能被层间绝缘膜吸收，从而导致灵敏度降低。另外，反射光可能被吸收到邻接(或相邻)像素中，从而导致发生串扰。
发明内容
所公开的技术的各种实施方式涉及一种用于减少焊盘区域的噪声和寄生电容的图像传感器装置。该图像传感器可以是BSI图像传感器。
根据所公开的技术的实施方式，一种图像传感器装置可包括：基板，其包括第一表面和第二表面，该基板被配置为具有第一导电杂质；焊盘，其设置在基板的第一表面处；以及杂质区域，其形成在基板中以在第一方向上与焊盘交叠，该杂质区域被配置为具有与第一导电杂质不同的第二导电杂质。
根据所公开的技术的另一实施方式，一种图像传感器装置可包括：基板，其包括第一表面和第二表面，该基板被配置为具有第一导电杂质；焊盘，其设置在基板的第一表面处；以及杂质区域，其包括与第一导电杂质不同的第二导电杂质，并且在基板内相对于第一方向设置在基板的两端。
根据所公开的技术的另一实施方式，一种图像传感器装置可包括：基板，其中限定有焊盘区域以及与焊盘区域相邻的电路区域，该基板被配置为包括第一导电杂质；焊盘，其在焊盘区域中设置在基板的第一表面处；以及杂质区域，其在焊盘区域中形成在焊盘下方，该杂质区域被配置为具有与第一导电杂质不同的第二导电杂质，并且形成在基板中。
将理解，所公开的技术的以上一般描述和以下详细描述二者是例示性和说明性的，旨在提供对要求保护的本公开的进一步描述。
附图说明
当结合附图考虑时，所公开的技术的以上和其它特征和有益方面将参照以下详细描述变得易于显而易见。
图1是示出基于所公开的技术的各种实现方式的图像传感器装置的示例的示意性平面图。
图2是示出基于所公开的技术的各种实现方式的图像传感器装置的一些构成元件的示例的框图。
图3是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的焊盘的示例的横截面图。
图4至图8是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的焊盘的其它示例的横截面图。
图9是示出基于所公开的技术的各种实现方式的图8所示的图像传感器装置的示例的平面图。
附图中的各个元件的符号
M1～M4：多条线
101：基板
108：导电膜
110：焊盘
具体实施方式
提供图像传感器装置的各种实现方式和示例，其解决了由于现有技术的限制和缺点而引起的一个或更多个问题。所公开的技术的各种实现方式涉及一种能够减少或阻挡焊盘区域噪声和寄生电容并解决现有技术的上述问题的图像传感器装置。
现在将详细参考所公开的技术的实施方式，其示例示出于附图中。只要可能，贯穿附图使用相同的标号来指代相同或相似的部分。
所公开的技术的优点和特征以及实现所公开的技术的优点和特征的方法将从以下结合附图描述的实施方式清楚地理解。然而，所公开的技术不限于以下实施方式，并且可按各种不同的形式实现。提供这些实施方式仅是为了完整地公开该技术并使所公开的技术所属领域的普通技术人员完整地理解本公开。即，所公开的技术仅由权利要求限定。在附图中，为了描述清晰，可能夸大了层和区域的尺寸或相对尺寸。
本文所使用的术语仅是为了描述特定实施方式，而非旨在限制所公开的技术。如本文所使用的，除非上下文清楚地另外指示，否则单数形式旨在也包括复数形式。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指明存在所述构成元件、步骤、操作和/或组件，但不排除一个或更多个其它构成元件、步骤、操作和/或其组件的存在或添加。术语“和/或”可包括多个项的组合或多个项中的任一个。贯穿本说明书将使用相同的标号来表示相同或相似的构成元件。
在所公开的技术的描述中，可使用术语“第一”、“第二”等来描述各种元件、组件和/或区段，但是元件、组件和/或区段不受这些术语限制。这些术语可用于将一个组件、一个构成元件或一个区段与另一组件、另一构成元件或另一区段相区分。因此，在不脱离所公开的技术的范围的情况下，第一元件、第一构成元件或第一区段也可被称为第二元件、第二构成元件或第二区段。
当元件或层被称为在另一元件或另一层“上”时，它可直接在元件或层上，或者也可存在一个或更多个中间元件或中间层。相反，当元件或层被称为“直接在”另一元件或另一层“上”时，它意指不存在中间元件或中间层。术语“和/或”可包括多个项的组合或多个项中的任一个。
本文中可使用诸如“下面”、“下方”、“下”、“上方”或“上”的空间相对术语来描述如图中所示的一个元件与另一元件的关系。将理解，除了附图中描绘的取向之外，空间相对术语旨在涵盖在元件的使用或操作期间元件的不同取向。只要可能，贯穿说明书将使用相同的标号来表示相同或相似的元件。
此外，可参照各种横截面图和平面图来理解本文所描述的实施方式。因此，附图的形式可根据制造技术和/或公差而改变。因此，所公开的技术的实施方式不限于所示的特定形式，而是可包括根据制造工艺产生的形式的改变。因此，附图所示的区域具有示意性属性，并且所示区域的形状旨在示出元件(或装置)的区域的特定形式，而非旨在限制所公开的技术的范围。
图1是示出基于所公开的技术的各种实现方式的图像传感器装置100的示例的平面图。图2是示出基于所公开的技术的各种实现方式的图像传感器装置100的一些构成元件的示例的框图。
参照图1和图2，图像传感器装置100可包括像素区域PXA、电路区域CA和焊盘区域PA。
像素区域PXA可包括多个单元像素12布置成矩阵形状的像素阵列10。多个单元像素12中的每一个可包括光电转换元件(未示出)。
电路区域CA可围绕像素区域PXA形成，并且可包括多个电路20。电路区域CA可包括多个CMOS晶体管(未示出)。电路区域CA可将预定信号发送到像素阵列10的各个单元像素12，或者可控制各个单元像素12处的输出信号。焊盘区域PA可包括被设置为与电路区域CA邻接的多个焊盘30。例如，如图1所示，多个焊盘30可在焊盘区域PA中在单个文件中彼此间隔开。然而，本发明可不限于这种方式。例如，在本发明的其它实现方式中，可采用焊盘30的双文件或其它配置。
参照图1，电路区域CA可被定义为围绕像素区域PXA，并且焊盘区域PA可被定义为围绕电路区域CA，但不限于此。例如，在所描述的实现方式的变型中，电路区域CA可不围绕像素区域PXA。另外，焊盘区域PA可并非形成在电路区域的所有侧。例如，焊盘区域可仅形成在电路区域CA的三侧、或仅形成在两侧、或仅形成在一侧。在实现方式中，例如，电路区域CA可不围绕像素区域PXA，并且焊盘区域PA可仅形成在电路区域CA的一侧。
参照图2，形成在电路区域CA中的多个电路20可包括定时发生器21、行解码器22、行驱动器23、相关双采样器(CDS)电路24、模数转换器(ADC)电路25、锁存电路26和列解码器27。
包括在像素区域PXA中的像素阵列10可从行驱动器23接收多个驱动信号(例如，行选择信号、重置信号、电荷转移信号等)，并且可由所接收的驱动信号驱动。另外，在像素阵列10中通过光电转换获取的电信号可被提供给CDS电路24。
定时发生器21可将定时信号和控制信号发送到行解码器22和列解码器27。在从行解码器22接收到解码结果时，行驱动器23可将驱动多个单元像素12所需的多个驱动信号发送到像素区域PXA的像素阵列10。如果多个单元像素12布置成矩阵，则行驱动器23可为矩阵的各行提供驱动信号。
CDS电路24可从像素区域PXA的像素阵列10接收输出信号，并且可保持并采样所接收的输出信号。即，CDS电路24可执行由各个输出信号引起的信号电平和特定噪声电平的双采样，因此可输出与噪声电平与信号电平之间的差对应的电平差。
ADC电路25可将与电平差对应的模拟信号转换为数字信号，因此可输出数字信号。锁存电路26可锁存数字信号，并且可响应于列解码器27所获取的解码结果将锁存的信号依次输出到图像信号输出电路(未示出)。
在一些实现方式中，图像传感器装置100可以是背面照明(BSI)图像传感器。另外，光可从与图像传感器装置100的多个暴露表面当中的多个焊盘30暴露于外的暴露表面相同的表面入射在像素区域PXA上。
多个焊盘30可通过连接线电联接到形成在电路区域CA中的多个阱。在一些实现方式中，多个焊盘30可由金属、金属氮化物或其组合形成。在一些实现方式中，形成在焊盘区域PA中的多个焊盘30可向外部装置发送电信号以及从外部装置接收电信号。在其它实现方式中，多个焊盘30可用于通过连接线将驱动电源(例如，从外部接收的电源电压或接地电压)传送到包括在电路区域CA中的电路。
图3是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置100的示例的横截面图。更详细地，图3是示出在图1所示的图像传感器装置100中沿着线A-A’截取的焊盘区域PA的横截面图。
参照图3，可在基板101中限定在第一方向X上彼此相邻的电路区域CA和焊盘区域PA。为了描述方便，包括焊盘110的焊盘区域PA的基板以下将由标号“101”来表示，电路区域CA的基板以下将由标号“101a”来表示。电路区域CA和焊盘区域PA可在第一方向X上彼此相邻。
基板101可包括被布置为彼此面对的前侧(FS)和后侧(BS)。基板101的一侧可被定义为前侧(FS)，基板101的另一侧可被定义为后侧(BS)，但不限于此。例如，单元元件可形成在基板101的前侧(FS)上方，光可发射到基板101的后侧(BS)。
基板101可以是任何合适的基板。例如，基板101可以是P型块状基板。另外，例如，基板101可以是N型块状基板。基板可包括在块状基板上生长外延层。外延层可以是P型外延层。外延层可以是N型外延层。例如，基板可以是通过在N型块状基板或P型块状基板上生长P型或N型外延层而形成的基板。基板101可由有机塑料基板而非半导体基板形成。有机塑料基板的示例可包括由有机小分子或聚合物制成的基板。例如，有机小分子可包括诸如并五苯、蒽和红荧烯的多环芳族化合物。例如，合适的聚合物可包括诸如PVDF(聚偏二氟乙烯)的含氟聚合物或者诸如PVDF与三氟乙烯的共聚物的PVDF共聚物。在一些实现方式中，可在包含在P型基板101中的前侧(FS)形成P阱102。
用于信号传输的多条线M1～M4可设置在基板101的前侧(FS)上方。多条线M1～M4可依次层叠在层间绝缘膜(未示出)上方。在这种情况下，多条线M1～M4中的每一条可包括金属。例如，多条线M1～M4可包括铜(Cu)、铂(Pt)、钨(W)、铝(Al)、由上述材料形成的合金层等。多条线M1～M4的层数和多条线M1～M4的结构类型可不限于此，可根据装置设计方法以各种层数和各种结构类型形成多条线M1～M4。
导电膜108可设置在基板101的后侧(BS)上方。导电膜108可形成在基板101上方。导电膜108可形成为覆盖基板101的后侧(BS)的顶表面。导电膜108可形成为在平行于基板101的X轴方向上比焊盘110长。在实施方式中，导电膜108可形成为与基板101的后侧(BS)的顶表面直接接触。导电膜108可形成为在Y轴方向上比焊盘110薄。Y轴可垂直于X轴。导电膜108可延伸以至少部分地覆盖焊盘110的两侧，并且可联接到硅通孔(TSV)106的顶表面。导电膜108可设置在被形成以暴露基板101的后侧(BS)的一些部分的沟槽(T)中。
可形成导电膜108以防止基板101在用于形成焊盘110的构图工艺中被损坏。例如，导电膜108可包括诸如钨(W)的金属。
焊盘110可设置在基板101的导电膜108上方。在实施方式中，焊盘110可直接形成在基板101的导电膜108上。焊盘110可以是与图1所示的焊盘30对应的构成元件。焊盘110可沿着可适形地形成在沟槽(T)中的导电膜108的顶表面和侧壁形成。另外，焊盘110和多条线M1～M4可通过形成为穿透基板101的硅通孔(TSV)而彼此电联接。在这种情况下，焊盘110可包括例如铝(Al)、铜(Cu)等的金属材料。
绝缘层107可形成在硅通孔(TSV)106的侧壁处，并且还可形成在导电膜108下方。绝缘层107可形成为隔离图案，硅通孔(TSV)106和基板101可通过绝缘层107彼此电隔离。可形成绝缘层107以防止硅通孔(TSV)106和导电膜108电联接到(即，短路到)基板101。
在这种情况下，绝缘层107可仅由一种绝缘材料形成。在另一示例中，绝缘层107可通过层叠至少两种绝缘图案来形成。绝缘层107可由诸如氧化硅和金属氧化物的氧化物材料形成，或者可由诸如氮化硅的氮化物材料形成。
硅通孔(TSV)106可形成在基板101的一侧，并且可形成为穿透基板101。硅通孔(TSV)106的底表面可与多条线M1～M4接触。硅通孔(TSV)106可具有侧壁斜率，使得硅通孔(TSV)106的内宽从基板101的后侧(BS)在向下方向上变小。另选地，尽管图中未示出，硅通孔(TSV)106也可根据需要具有垂直侧壁斜率。
可形成穿透基板101的接触孔(未示出)，并且可利用导电材料填充接触孔(未示出)，从而形成硅通孔(TSV)106。硅通孔(TSV)106也可形成为填充接触孔(未示出)，并且也可沿着接触孔的侧壁适形地形成。硅通孔(TSV)106可按照导电膜108可容易地联接到多条线M1～M4的任何形状形成。
基于所公开的技术的一些实现方式的图像感测装置100可包括设置在焊盘110下方的基板101中的噪声阻挡杂质区域105。即，基于所公开的技术的一些实现方式的图像感测装置100可通过杂质注入形成为设置在焊盘110下方的基板101的第二导电(例如，N型)掺杂区域。
通常，电路区域CA可不设置在焊盘110的下部区域中以防止物理损坏，并且焊盘110的下部区域掺杂有与基板101中的导电材料相同类型的导电材料。在这种情况下，在焊盘110和基板101之间可能形成寄生电容。
具体地，在使用背面照明(BSI)图像传感器的情况下，施加到焊盘110的信号可通过硅通孔(TSV)106传送到下部线M1～M4。因此，在焊盘110和基板101之间可能形成过大的电容。如果焊盘110和基板101之间的这种电容增大，则一个或更多个输入信号的转变速度可能变慢。另外，如果快速数字转变信号被输入到焊盘110，则噪声可通过焊盘110被引入到基板101中。
图像传感器装置100可在基板101中包括杂质区域105，使得焊盘110和基板101之间产生的寄生电容可减小。
第一寄生电容(CP)可由存在于焊盘110和基板101之间的绝缘层107(即，介电材料)产生。在这种情况下，当设置在焊盘110下方的基板101掺杂有第二导电(例如，N型)材料时，在杂质区域105和基板101a之间的边界区域中可能出现由反向PN结导致的第二寄生电容(CJ)。
即，可在杂质区域105与基板101a之间的边界区域中形成PN结的耗尽区域，使得可出现第二寄生电容(CJ)。第一寄生电容(CP)和第二寄生电容(CJ)可串联联接。
即，焊盘110和基板101之间的边界区域的尺寸可相对大，并且杂质区域105和基板101a之间的另一边界区域的尺寸可相对小。因此，第二寄生电容(CJ)可小于第一寄生电容(CP)。
即，具有相对较高的电容的第一寄生电容(CP)可串联联接到具有相对较低的电容的第二寄生电容(CJ)。因此，与仅存在第一寄生电容(CP)的情况相比，焊盘110与基板101之间的总电容可显著减小。换言之，基板101的总电容可减小第一寄生电容(CP)和第二寄生电容(CJ)当中的具有较低电容值的第二寄生电容(CJ)。因此，随着第二寄生电容(CJ)中的PN结的耗尽区域的厚度大于基板101的介电材料的厚度，基板101中产生的总电容可减小。
在一些其它实现方式中，可在焊盘110与基板101和101a中的每一个之间施加偏置电压，使得焊盘110与基板101和101a之间的噪声可减小。例如，可通过基板101a对图像传感器装置施加第一阱偏压。另外，可通过基板101的杂质区域105对图像传感器装置施加第二阱偏压。第一阱偏压的电压电平可不同于第二阱偏压的电压电平。
例如，当杂质区域105由第二导电(例如，N型)材料形成时，第二阱偏压可以是电源电压(VDDIO)。当基板101a由第一导电(例如，P型)材料形成时，第一阱偏压可以是接地电压(VSS)。因此，焊盘110与基板101之间的联接被切断，使得通过焊盘110引入到基板101中的噪声可减小。
图4是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的另一示例的横截面图。在图4中，为了描述方便和更好地理解所公开的技术，与图3相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图4，可通过层叠多个掺杂区域来形成杂质区域105。例如，杂质区域105可包括杂质层(NW)102和另一杂质层(DNW)104。
在用于将杂质注入到包含在电路区域(CA)中的电路(例如，晶体管)中的杂质注入工艺期间，可通过基板101的前侧(FS)将第二导电(例如，N型)杂质注入到杂质区域105中。
基板101可包括第一导电(例如，P型)杂质。第二导电(例如，N型)杂质层102和另一第二导电(例如，N型)杂质层104可形成在基板101中。在这种情况下，杂质层102和104可根据需要具有各种类型的布置方式、形状、密度等。
在一些实现方式中，杂质层104可层叠在杂质层102上方。杂质层102和另一杂质层104可形成为在X轴方向上具有相同的尺寸。杂质层102和杂质层104中的每一个可在X轴方向上大于焊盘110，即，在X轴方向上的尺寸可大于焊盘110的X轴尺寸。杂质层102和杂质层104可具有相同的第二导电(例如，N型)杂质。杂质层102和杂质层104可具有与基板101的导电材料不同的导电材料。杂质层104可形成为深阱。
图5是示出基于所公开的技术的一些实现方式的图1所示的图像传感器装置的另一示例的横截面图。在图5中，为了描述方便和更好地理解所公开的技术，与图3相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图5，杂质区域105可形成为第二导电(例如，N型)掺杂区域。在图5中，在用于将杂质注入到包含在像素区域PXA中的光电转换元件(未示出)中的杂质注入工艺期间，第二导电(例如，N型)杂质可在基板101的前侧(FS)和后侧(BS)中的任一个的方向上注入到杂质区域105中。即，不需要使用形成杂质区域105的单独工艺，可与像素区域PXA的杂质注入工艺同时形成杂质区域105。
光电转换元件(未示出)可包括在其内部区域中累积响应于入射光而生成的光电荷的光电二极管(PD)。光电二极管(PD)可以是光电转换元件的示例，并且可被实现为光电二极管、光电晶体管、光门、钉扎光电二极管(PPD)或其组合。
在一些实现方式中，杂质区域105可形成为多个掺杂区域的层叠结构。例如，杂质区域105可包括杂质层(PDN)112和杂质层(PDW)114。
基板101可包括第一导电(例如，P型)杂质。第二导电(例如，N型)杂质层112和另一第二导电(例如，N型)杂质层114可形成在基板101中。在这种情况下，杂质层112和114可根据需要具有各种类型的布置方式、形状、密度等。
在一些实现方式中，杂质层114可层叠在杂质层112上方。杂质层112和另一杂质层114可形成为在X轴方向上具有相同的尺寸。杂质层112和杂质层114中的每一个可在X轴方向上大于焊盘110。杂质层112和杂质层114可具有相同的第二导电(例如，N型)杂质。杂质层112和杂质层114可具有与基板101的导电材料不同的导电材料。
图6是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的另一示例的横截面图。在图6中，为了描述方便和更好地理解所公开的技术，与图3相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图6，为了允许杂质区域105由第二导电(例如，N型)杂质形成，杂质可被注入到基板101的前侧(FS)和后侧(BS)。即，在用于将杂质注入到电路区域(CA)中的杂质注入工艺期间，第二导电(例如，N型)杂质可在基板101的前侧(FS)和后侧(BS)中的任一个的方向上注入到杂质区域105中。另外，在用于将杂质注入到像素区域(PXA)中的杂质注入工艺期间，第二导电(例如，N型)杂质可通过基板101的后侧(BS)注入到杂质区域105中。
在一些实现方式中，杂质区域105可形成为多个掺杂区域的层叠结构。例如，杂质区域105可包括杂质层(NW)116、杂质层(PDN)118和杂质层(PDW)120。在这种情况下，杂质层116可由注入到基板101的前侧(FS)的杂质形成，并且杂质层118和120中的每一个可由注入到基板101的后侧(BS)的杂质形成。
基板101可包括第一导电(例如，P型)杂质。第二导电(例如，N型)杂质层116、第二导电(例如，N型)杂质层118和第二导电(例如，N型)杂质层120可形成在基板101中。在这种情况下，杂质层116、118和120可根据需要具有各种类型的布置方式、形状、密度等。
在一些实现方式中，杂质层118和杂质层120可依次层叠在杂质层116上方。杂质层116、杂质层118和杂质层120可形成为在X轴方向上具有相同的尺寸。杂质层116、杂质层118和杂质层120中的每一个可在X轴方向上大于焊盘110。杂质层116、杂质层118和杂质层120可具有相同的第二导电(例如，N型)杂质。杂质层116、杂质层118和杂质层120可具有与基板101的导电材料不同的导电材料。
图7是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的另一示例的横截面图。在图7中，为了描述方便和更好地理解所公开的技术，与图3相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图7，为了允许杂质区域105由第二导电(例如，N型)杂质形成，杂质可被注入到基板101的前侧(FS)和后侧(BS)。即，在用于将杂质注入到电路区域(CA)中的杂质注入工艺期间，第二导电(例如，N型)杂质可在基板101的前侧(FS)和后侧(BS)中的任一个的方向上注入到杂质区域105中。另外，在用于将杂质注入到像素区域(PXA)中的杂质注入工艺期间，第二导电(例如，N型)杂质可在基板101的前侧(FS)和后侧(BS)中的任一个的方向上注入到杂质区域105中。
在一些实现方式中，杂质区域105可形成为多个掺杂区域的层叠结构。例如，杂质区域105可包括杂质层(NW)122、杂质层(DNW)124和杂质层(PDW)126。在这种情况下，杂质层122和124可由注入到基板101的前侧(FS)的杂质形成，并且杂质层126可由注入到基板101的后侧(BS)的杂质形成。
基板101可包括第一导电(例如，P型)杂质。第二导电(例如，N型)杂质层122、第二导电(例如，N型)杂质层124和第二导电(例如，N型)杂质层126可形成在基板101中。在这种情况下，杂质层122、124和126可根据需要具有各种类型的布置方式、形状、密度等。
在一些实现方式中，杂质层124和杂质层126可依次层叠在杂质层122上方。杂质层122、杂质层124和杂质层126可形成为在X轴方向上具有相同的尺寸。杂质层122、杂质层124和杂质层126中的每一个可在X轴方向上大于焊盘110。杂质层122、杂质层124和杂质层126可具有相同的第二导电(例如，N型)杂质。杂质层122、杂质层124和杂质层126可具有与基板101的导电材料不同的导电材料。
图8是示出基于所公开的技术的各种实现方式的图1所示的图像传感器装置的另一示例的横截面图。在图8中，为了描述方便和更好地理解所公开的技术，与图6相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图8，杂质区域105a和105b中的每一个可形成为多个掺杂区域的层叠结构。例如，杂质区域105a和105b中的每一个可包括杂质层(NW)128、杂质层(PDN)130和杂质层(PDW)132。
杂质区域105a和105b可相对于Y轴方向不设置在焊盘110的下部区域中。杂质区域105a和105b可设置在基板101的两端。
即，杂质区域105a和105b中的每一个可形成为堤(或条形)结构，使得堤形杂质区域105a和105b可设置在基板101的两端。一个杂质区域105a可在X轴方向上形成在基板101的一侧。另一杂质区域105b可在X轴方向上形成在基板101的另一侧。
即，杂质区域105a可在X轴方向上设置在硅通孔(TSV)106的外边缘区域中。杂质区域105b可在X轴方向上设置在焊盘区域PA的外边缘区域中。例如，杂质区域105b可设置在电路区域CA中。在一些实现方式中，根据需要，杂质区域105b也可在X轴方向上设置在焊盘区域PA而非电路区域CA中。杂质区域105a和105b中的每一个可在X轴方向上小于焊盘110。
杂质区域105a和105b中的每一个可允许寄生电容(CP)从焊盘110转移到基板101。寄生电容C1和C2可从基板101转移到杂质区域105b。寄生电容C3和C4可从基板101转移到杂质区域105a。
因此，杂质区域105b可包括寄生电容(CP)和两个电容C1和C2，使得杂质区域105b可由总共三个电容CP、C1和C2的串联连接形成。因此，基板101的总电容可不仅减小寄生电容(CP)，而且减小两个寄生电容C1和C2中的较小的一个。
杂质区域105a可包括寄生电容(CP)和两个电容C3和C4，使得杂质区域105a可由总共三个电容CP、C3和C4的串联连接形成。因此，基板101的总电容可不仅减小寄生电容(CP)，而且减小两个寄生电容C3和C4中的较小的一个。
图9是示出基于所公开的技术的各种实现方式的图8所示的图像传感器装置的示例的平面图。更详细地，图9是示出图8所示的图像传感器装置的构成元件的示意性平面图，用于描述杂质层132和导电膜108之间的布置关系。在图9中，为了描述方便和更好地理解所公开的技术，与图8相同的构成元件将用于指代相同或相似的部件，因此为了简明，本文将省略其冗余内容。
参照图9，焊盘110可形成在导电膜108上方。硅通孔(TSV)106可形成在导电膜108下方。完整形状的第二导电杂质层132可形成在焊盘110的***区域中。
即，包括杂质层132的杂质区域105a和105b可形成为全方位围绕导电膜108。换言之，包括杂质层132的杂质区域105a和105b中的每一个可形成为中央区域包括导电膜108的矩形带形状。
从以上描述显而易见的是，基于所公开的技术的各种实现方式的图像传感器装置可减小焊盘区域的噪声和寄生电容。
本领域技术人员将理解，在不脱离本公开的精神和基本特性的情况下，实施方式可按照本文所阐述的方式以外的特定方式来执行。因此，上述实施方式在所有方面将被解释为例示性的而非限制性的。本公开的范围应该由所附权利要求及其法律上的等同物确定，而非由以上描述确定。此外，落入所附权利要求的含义和等同范围内的所有改变旨在被涵盖于其中。另外，本领域技术人员将理解，在所附权利要求中彼此没有明确引用的权利要求可作为实施方式组合呈现，或者在提交申请之后通过后续修改而作为新的权利要求被包括。
尽管描述了许多例示性实施方式，但应该理解，本领域技术人员可以想出将落在本公开的原理的精神和范围内的许多其它修改和实施方式。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置方式方面可进行许多变化和修改。除了组成部件和/或布置方式方面的变化和修改之外，对于本领域技术人员而言，替代使用也将是显而易见的。
相关申请的交叉引用
本专利文献要求2020年4月1日提交的韩国专利申请No.10-2020-0039787的优先权和权益，其整体通过引用并入本文。

Claims (20)

1.一种图像传感器装置，该图像传感器装置包括：
基板，该基板包括第一表面和第二表面，该基板被配置为具有第一导电杂质；
焊盘，该焊盘设置在所述基板的所述第一表面处；以及
杂质区域，该杂质区域形成在所述基板中以在第一方向上与所述焊盘交叠，该杂质区域被配置为具有与所述第一导电杂质不同的第二导电杂质。
2.根据权利要求1所述的图像传感器装置，该图像传感器装置还包括：
导电膜，该导电膜设置在所述基板的所述第一表面处以在所述焊盘的下部覆盖所述基板的顶表面。
3.根据权利要求2所述的图像传感器装置，其中，所述导电膜形成为在第一方向上大于所述焊盘。
4.根据权利要求2所述的图像传感器装置，其中，所述导电膜形成在暴露所述基板的多个区域的沟槽中。
5.根据权利要求4所述的图像传感器装置，其中，所述焊盘沿着所述导电膜的顶表面和侧表面形成。
6.根据权利要求2所述的图像传感器装置，该图像传感器装置还包括：
硅通孔，该硅通孔设置在所述基板的一侧并且被配置为在所述第一方向上穿透所述基板。
7.根据权利要求6所述的图像传感器装置，其中，所述硅通孔通过所述导电膜电联接到所述焊盘。
8.根据权利要求1所述的图像传感器装置，其中，所述杂质区域形成为包括所述第二导电杂质的多个杂质层的层叠结构。
9.根据权利要求8所述的图像传感器装置，其中，
所述多个杂质层中的至少一个形成为深阱。
10.根据权利要求8所述的图像传感器装置，其中，所述多个杂质层形成为在第二方向上具有相同的尺寸。
11.根据权利要求8所述的图像传感器装置，其中，所述多个杂质层形成为在第二方向上大于所述焊盘。
12.根据权利要求8所述的图像传感器装置，其中，
所述多个杂质层中的至少一个通过在用于将杂质注入到电路区域中的杂质注入工艺中通过所述第二表面注入所述第二导电杂质来形成。
13.根据权利要求8所述的图像传感器装置，其中，
所述多个杂质层中的至少一个通过在用于将杂质注入到像素区域中的杂质注入工艺中通过所述第一表面注入所述第二导电杂质来形成。
14.根据权利要求1所述的图像传感器装置，其中，所述杂质区域包括：
第一杂质层，该第一杂质层形成在所述基板中；以及
第二杂质层，该第二杂质层层叠在所述第一杂质层上方，并且被配置为具有与所述第一杂质层的导电杂质相同的导电杂质。
15.根据权利要求14所述的图像传感器装置，其中，所述杂质区域还包括：
第三杂质层，该第三杂质层层叠在所述第二杂质层上方，并且被配置为具有与所述第二杂质层的导电杂质相同的导电杂质。
16.根据权利要求1所述的图像传感器装置，其中，
对所述基板施加第一阱偏压；并且
对所述杂质区域施加具有与所述第一阱偏压的电压电平不同的电压电平的第二阱偏压。
17.一种图像传感器装置，该图像传感器装置包括：
基板，该基板包括第一表面和第二表面，该基板被配置为具有第一导电杂质；
焊盘，该焊盘设置在所述基板的所述第一表面处；以及
杂质区域，该杂质区域包括与所述第一导电杂质不同的第二导电杂质，并且该杂质区域在所述基板内相对于第一方向被设置在所述基板的两端。
18.根据权利要求17所述的图像传感器装置，其中，所述杂质区域形成为在所述第一方向上小于所述焊盘。
19.一种图像传感器装置，该图像传感器装置包括：
基板，在该基板中限定有焊盘区域以及与该焊盘区域相邻的电路区域，并且该基板被配置为包括第一导电杂质；
焊盘，该焊盘在所述焊盘区域中设置在所述基板的第一表面处；以及
杂质区域，该杂质区域在所述焊盘区域中形成在所述焊盘下方，该杂质区域被配置为具有与所述第一导电杂质不同的第二导电杂质，并且形成在所述基板中。
20.根据权利要求19所述的图像传感器装置，其中，所述杂质区域形成为包括所述第二导电杂质的多个杂质层的层叠结构。
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