KR102607749B1 - 3차원 구조의 반도체 메모리 장치 - Google Patents

3차원 구조의 반도체 메모리 장치 Download PDF

Info

Publication number
KR102607749B1
KR102607749B1 KR1020160098284A KR20160098284A KR102607749B1 KR 102607749 B1 KR102607749 B1 KR 102607749B1 KR 1020160098284 A KR1020160098284 A KR 1020160098284A KR 20160098284 A KR20160098284 A KR 20160098284A KR 102607749 B1 KR102607749 B1 KR 102607749B1
Authority
KR
South Korea
Prior art keywords
peripheral circuit
dummy
memory device
semiconductor memory
upper wiring
Prior art date
Application number
KR1020160098284A
Other languages
English (en)
Other versions
KR20180014911A (ko
Inventor
탁정미
오성래
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160098284A priority Critical patent/KR102607749B1/ko
Priority to US15/352,765 priority patent/US10546814B2/en
Priority to CN201611111199.0A priority patent/CN107680971B/zh
Publication of KR20180014911A publication Critical patent/KR20180014911A/ko
Priority to US16/716,929 priority patent/US11710697B2/en
Priority to US18/331,177 priority patent/US20230317603A1/en
Application granted granted Critical
Publication of KR102607749B1 publication Critical patent/KR102607749B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H01L21/28273—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술에 따른 3차원 구조의 반도체 메모리 장치는, 기판상에 배치되며 셀 구조물이 형성된 셀 영역과, 상기 기판과 셀 영역 사이에 배치된 주변 회로 영역과, 상기 셀 영역 상에 배치된 상부 배선 구조물과, 상기 셀 구조물을 관통하는 메인 채널막과, 상기 셀 구조물을 관통하여 상기 상부 배선 구조물과 상기 주변 회로 영역을 전기적으로 연결하는 더미 채널막을 포함할 수 있다.

Description

3차원 구조의 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 구조의 반도체 메모리 장치에 관한 것이다.
반도체 장치의 고집적화를 위하여 셀 스트링(cell string)을 구성하는 메모리 셀(memory cell)들을 3차원적으로 배열한 3차원 구조의 반도체 메모리 장치가 제안된 바 있다. 최근 이러한 3차원 반도체 메모리 장치의 전기적 특성 및 집적도를 향상시키기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시예들은 전기적 특성 및 집적도를 향상시킬 수 있는 3차원 구조의 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치는, 기판상에 배치되며 셀 구조물을 포함하는 셀 영역과, 상기 기판과 셀 영역 사이에 배치된 주변 회로 영역과, 상기 셀 영역 상에 배치된 상부 배선 구조물과, 상기 셀 구조물을 관통하는 메인 채널막들과, 상기 셀 구조물을 관통하여 상기 상부 배선 구조물과 상기 주변 회로 영역을 전기적으로 연결하는 더미 채널막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치는, 기판상에 배치되며 셀 구조물을 포함하는 셀 영역과, 상기 기판과 셀 영역 사이에 배치된 주변 회로 영역과, 상기 셀 구조물을 관통하는 메인 채널막들과, 상기 셀 구조물을 관통하여 상기 주변 회로 영역에 전기적으로 연결된 제1 더미 채널막 및 제2 더미 채널막과, 상기 셀 영역 상에 배치되며 상기 제1 더미 채널막과 상기 제2 더미 채널막 사이에 연결된 퓨즈를 포함할 수 있다.
본 기술에 따르면, 셀 영역 하부에 배치된 주변 회로 영역에 입출력되는 신호의 무결성을 향상시킬 수 있고, 집적도 향상에 기여할 수 있는 3차원 구조의 반도체 메모리 장치를 제시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 2는 도 1에 도시된 더미 채널막들, 더미 비트 라인 콘택들 및 상부 배선 구조물을 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 4는 도 3에 도시된 더미 채널막들, 더미 비트 라인 콘택들 및 제1 상부 배선층을 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 6은 도 5에 도시된 더미 채널막들, 더미 비트 라인 콘택들, 제1 상부 배선층, 제1 상부 배선 콘택들 및 제2 상부 배선층을 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 3차원 구조의 반도체 메모리 장치를 도시한 단면도이다.
도 10은 본 발명의 실시예에 따른 3차원 구조의 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 실시예에 따른 3차원 구조의 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
서로 다른 실시예들을 설명함에 있어서 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 1 및 도 2를 참조하면, 기판(10) 상에 셀 영역(CELL)이 형성되어 있고, 셀 영역(CELL)과 기판(10) 사이에 주변 회로 영역(PERI)이 형성되어 있다.
기판(10)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon-Germanium-Insulator) 기판일 수 있으며, 활성 영역을 한정하는 소자분리막(11) 등의 구조물을 포함할 수 있다.
셀 영역(CELL)은 메모리 셀들이 배치되는 영역일 수 있다. 주변 회로 영역(PERI)은 메모리 셀들을 구동하기 위한 주변 회로들이 배치되는 영역일 수 있다.
주변 회로 영역(PERI)은 셀 영역(CELL)의 하부에서 셀 영역(CELL)과 수직 향으로 중첩될 수 있다. 주변 회로 영역(PERI)이 셀 영역(CELL)과 중첩되므로 기판(10)의 면적을 최대한 활용하여 반도체 메모리 장치의 사이즈를 줄일 수 있다.
주변 회로 영역(PERI)에 배치되는 주변 회로들은 셀 영역(CELL)에 배치되는 메모리 셀들에 입력 및 출력되는 데이터를 처리할 수 있는 데이터 처리 회로와, 반도체 메모리 장치의 불량 여부를 테스트하기 위한 테스트 로직 회로 등을 포함할 수 있다. 데이터 처리 회로는, 예컨대 행 디코더, 페이지 버퍼, 입출력 버퍼, 제어 로직, 전압 발생기 등을 포함할 수 있다. 테스트 로직 회로는 반도체 메모리 장치의 제조 공정 마지막 단계에서 반도체 메모리 장치의 불량 여부를 테스트하기 위하여 사용될 수 있다.
주변 회로 영역(PREI)에는 주변 회로들을 구성하는 주변 회로 소자들(PTR1,PTR2)과, 주변 회로 소자들(PTR1,PTR2)과 전기적으로 연결되는 하부 배선 구조물(LML)이 형성될 수 있다. 주변 회로 소자들(PTR1,PTR2)은 주변 트랜지스터들을 포함할 수 있다. 주변 트랜지스터들 각각은 게이트(PG) 및 불순물 영역들(PS,PD)을 포함할 수 있다. 게이트(PG)는 기판(10) 상에 형성될 수 있고, 불순물 영역들(PS,PD)은 게이트(PG) 양 옆의 소자분리막(11)에 의해 한정된 활성 영역 내에 형성되며 소스 및 드레인의 역할을 할 수 있다.
기판(10) 상에는 주변 회로 소자들(PTR1,PTR2)을 덮는 층간절연막들(21,22,23)이 형성될 수 있다. 층간절연막들(21,22,23)은 순차적으로 적층된 제1 내지 제3 층간절연막(21,22,23)을 포함할 수 있다. 제1 내지 제3 층간절연막(21,22,23)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
하부 배선 구조물(LML)은 제1 내지 제3 층간절연막(21,22,23) 내부에 형성될 수 있다. 하부 배선 구조물(LML)은 제1 하부 배선 콘택(31), 제1 하부 배선층(32), 제2 하부 배선 콘택(33) 및 제2 하부 배선층(34)을 포함할 수 있다. 제1 하부 배선층(32)은 제1 층간절연막(21) 상에 형성되며 제1 하부 배선 콘택(31)을 통해서 주변 회로 소자들(PTR1,PTR2)과 전기적으로 연결될 수 있다. 제2 하부 배선층(34)은 제2 층간절연막(22) 상에 형성되며 제2 하부 배선 콘택(33)을 통해서 제1 하부 배선층(32)과 전기적으로 연결될 수 있다.
주변 회로 소자들(PTR1,PTR2)은 고전압을 전달하기 위한 고전압 트랜지스터들을 포함할 수 있다. 따라서, 반도체 메모리 장치의 동작시 주변 회로 소자들(PTR1,PTR2)에서는 다량의 열이 발생될 수 있다. 하부 배선 구조물(LML)은 주변 회로 소자들(PTR1,PTR2)과 가깝게 배치되므로 주변 회로 소자들(PTR1,PTR2)에서 발생되는 열에 견딜 수 있도록 융점이 높은 금속으로 제작될 수 있다. 예컨대, 하부 배선 구조물(LML)는 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속으로 제작될 수 있다.
본 실시예에서, 하부 배선 구조물(LML)은 두 개의 하부 배선층들(32,34)이 두 개의 하부 배선 콘택들(31,33)에 의해 연결되는 구조를 갖는 것으로 도시하였지만, 주변 회로 영역(PERI)에 형성되는 주변 회로 소자들의 레이아웃, 주변 회로 소자들의 종류 및 배열에 따라서 하부 배선 구조물(LML)은 한 층 이상의 하부 배선층이 한 개 이상의 하부 배선 콘택에 의해 연결되는 구조를 가질 수 있다.
셀 영역(CELL)에는 셀 구조물(40)이 형성될 수 있다. 셀 구조물(40)은 수직 방향으로 이격된 복수의 셀 게이트 도전막들(41)과, 셀 게이트 도전막들(41) 사이 사이에 형성되어 셀 게이트 도전막들(41)간을 절연시키는 절연막들(42)을 포함할 수 있다.
셀 게이트 도전막들(41)은 텅스텐, 니켈, 코발트, 탄탈륨 등의 금속, 불순물이 도핑된 폴리실리콘, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등의 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 절연막들(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
셀 게이트 도전막들(41) 중 최하층으로부터 적어도 한 층 이상은 소스 선택 트랜지스터(source select transistor)의 선택 라인(select line)으로 이용될 수 있고, 최상층으로부터 적어도 한 층 이상은 드레인 선택 트랜지스터(drain select transistor)의 선택 라인으로 이용될 수 있고, 선택 라인들 사이의 도전막들은 메모리 셀들의 워드 라인들로 이용될 수 있다.
메인 채널막들(CH)이 기판(10)의 상면에 수직한 방향으로 셀 구조물(40)을 관통하도록 형성될 수 있다. 메인 채널막들(CH)은 불순물이 도핑된 폴리실리콘이나 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다.
메인 채널막들(CH)은 셀 구조물(40)을 관통하는 관통홀들의 표면으로부터 중심 영역까지 채우는 매립형으로 형성될 수 있다. 한편, 도시하지 않았지만 메인 채널막들(CH)은 셀 구조물(40)을 관통하는 관통홀들의 측벽을 따라 관통홀 중심 영역에 채워진 절연막을 감싸는 튜브형으로 형성될 수 있다. 메인 채널막들(CH)은 매립형과 튜브형를 포함하는 구조로 형성될 수도 있다.
선택 라인들과 메인 채널막들(CH)의 교차부에는 선택 트랜지스터들이 형성되고, 워드 라인들과 메인 채널막들(CH)의 교차부에는 메모리 셀들이 형성될 수 있다. 이러한 구조에 의하여, 선택 트랜지스터들 및 다수의 메모리 셀들이 메인 채널막(CH)에 의해 직렬로 연결되어 셀 스트링들(ST)을 구성할 수 있다.
메인 채널막들(CH)과 셀 구조물(40) 사이에는 메인 채널막들(CH)의 외벽을 감싸는 게이트 절연막(미도시)이 형성될 수 있다. 게이트 절연막은 순차적으로 적층된 터널 절연막, 전하 저장 및 블록킹 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 사이에는 반도체 패턴(50)이 형성될 수 있다. 반도체 패턴(50)은 셀 구조물(40)과 중첩될 수 있다.
반도체 패턴(50)은 메인 채널막들(CH)과 전기적으로 연결되어 셀 스트링들(ST)로 공통 소스 전압을 공급하는 역할을 하는 공통 소스 영역일 수 있다. 반도체 패턴(50)은 III족, IV족, 및/또는 V족 원소와 같은 불순물이 도핑된 반도체나 불순물이 도핑되지 않은 진성 반도체층에 p 타입 또는 n 타입의 불순물을 도핑하여 형성될 수 있다. 한편, 반도체 패턴(50)은 파이프 게이트 전극일 수 있으며 이러한 실시예는 도 9를 참조로 하는 이하의 설명을 통해서 보다 명백해질 것이다.
제3 층간절연막(23) 상에는 반도체 패턴(50) 및 셀 구조물(40)을 덮는 층간절연막들(24,25,26)이 형성될 수 있다. 층간절연막들(24,25,26)은 순차적으로 적층된 제4 내지 제6 층간절연막(24,25,26)을 포함할 수 있다. 제4 내지 제6 층간절연막(24,25,26)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
상부 배선 구조물(UML)은 제1 상부 배선층(71), 제1 상부 배선 콘택(72), 제2 상부 배선층(73), 제2 상부 배선 콘택(74) 및 외부 접속 패드(75)를 포함할 수 있다. 도면에 도시된 실시예에는 제1 상부 배선 콘택(72), 제2 상부 배선층(73), 제2 상부 배선 콘택(74) 및 외부 접속 패드(75)가 각각 하나씩 형성된 경우를 나타내었으나, 제1 상부 배선 콘택(72), 제2 상부 배선층(73), 제2 상부 배선 콘택(74) 및 외부 접속 패드(75)는 둘 이상 제공될 수 있다.
제1 상부 배선층(71)은 제4 층간절연막(24) 상에 형성되며, 비트 라인들(BL), 공통 소스 라인들(CSL) 및 더미 비트 라인들(DBL)을 포함할 수 있다.
비트 라인들(BL)은 제4 층간절연막(24)을 관통하는 비트 라인 콘택들(BLC)을 통해서 메인 채널막들(CH)과 전기적으로 연결될 수 있다. 공통 소스 라인(CSL)은 공통 소스 영역으로 사용되는 반도체 패턴(50)에 공통 소스 전압을 전달하기 위한 것으로, 도시하지 않았지만 제4 층간절연막(24)을 관통하는 콘택 플러그를 통해서 반도체 패턴(50)과 전기적으로 연결될 수 있다.
공통 소스 라인들(CSL)과 비트 라인들(BL)간 전위 차이로 인한 BV(breakdown voltage) 특성 저하를 방지하기 위하여 공통 소스 라인들(CSL)과 비트 라인들(BL) 사이에 더미 비트 라인들(DBL)이 배치될 수 있다.
제2 상부 배선층(73)은 제5 층간절연막(25) 상에 형성되며 제1 상부 배선 콘택(72)을 통해서 더미 비트 라인들(DBL)과 전기적으로 연결될 수 있다.
외부 접속 패드(75)는 제6 층간절연막(26) 상에 형성되며 제2 상부 배선 콘택(74)을 통해서 제2 상부 배선층(73)과 전기적으로 연결될 수 있다. 외부 접속 패드(75)는 외부 장치와의 전기적 연결을 위한 반도체 메모리 장치의 외부 접점으로, 셀 구조물(40)과 중첩될 수 있다. 제6 층간절연막(26) 상에는 외부 접속 패드(75)를 노출하는 보호막(27)이 형성될 수 있다.
상부 배선 구조물(UML)은 면저항이 낮은 도전 물질로 형성될 수 있다. 상부 배선 구조물(UML)을 구성하는 도전 물질은 하부 배선 구조물(LML)을 구성하는 도전물질보다 낮은 면저항을 가질 수 있다. 예컨대, 상부 배선 구조물(UML)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au) 등의 금속으로 형성될 수 있다.
본 실시예에서, 상부 배선 구조물(UML)은 두 개의 상부 배선층들(71,73)을 갖는 것으로 도시하였지만, 상부 배선 구조물(UML)은 세 층 이상의 하부 배선층들을 포함할 수 있다.
더미 비트 라인들(DBL) 하부에는 기판(10)의 상면에 수직한 방향으로 셀 구조물(40)을 관통하는 더미 채널막들(DCH)이 형성될 수 있다. 각각의 더미 채널막들(DCH)은 더미 비트 라인들(DBL) 중 어느 하나와 중첩될 수 있다.
더미 채널막들(DCH)은 메인 채널막들(CH) 형성시에 메인 채널막들(CH)과 함께 형성될 수 있다. 더미 채널막들(DCH)은 메인 채널막들(CH)과 실질적으로 동일한 구조를 가질 수 있다.
더미 채널막들(DCH)은 셀 구조물(40)을 관통하는 관통홀들의 표면으로부터 중심 영역까지 채우는 매립형으로 형성될 수 있다. 한편, 도시하지 않았지만 더미 채널막들(DCH)은 셀 구조물(40)을 관통하는 관통홀들의 측벽을 따라 관통홀들 중심 영역에 채워진 절연막을 감싸는 튜브형으로 형성될 수 있다. 더미 채널막들(DCH)은 매립형과 튜브형를 포함하는 구조로 형성될 수도 있다.
더미 채널막들(DCH)과 셀 구조물(40) 사이에는 더미 채널막들(DCH)의 외벽을 감싸는 게이트 절연막(미도시)이 개재될 수 있다. 게이트 절연막은 순차적으로 적층된 터널 절연막, 전하 저장 및 블록킹 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다.
더미 비트 라인들(DBL)은 제4 층간절연막(24)을 관통하는 더미 비트 라인 콘택들(DBLC)을 통해서 더미 채널막들(DCH)에 전기적으로 연결될 수 있다.
반도체 패턴(50)은 더미 채널막들(DCH)과 중첩되는 개구부(51)를 구비할 수 있다. 개구부(51) 내에는 절연성 갭필막(52)으로 충진될 수 있다. 절연성 갭필막(52)은 실리콘 산화물을 포함할 수 있다.
더미 채널막들(DCH)과 하부 배선 구조물(LML) 사이에는 절연성 갭필막(52)과 제3 층간절연막(23)을 관통하여 더미 채널막들(DCH)과 하부 배선 구조물(LML)을 전기적으로 연결하는 수직 콘택들(60)이 형성될 수 있다. 수직 콘택들(60)은 더미 채널막들(DCH) 중 어느 하나와 중첩될 수 있다.
수직 콘택들(60)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈 등의 금속, 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등의 금속 실리사이드, 또는 이들의 조합을 사용하여 제작될 수 있다.
외부 접속 패드(75)는 상부 배선 구조물(UML), 더미 비트 라인 콘택들(DBLC), 더미 채널막들(DCH), 그리고 수직 콘택(60)을 통해서 주변 회로 영역(PERI)에 전기적으로 연결될 수 있다.
예컨대, 외부 접속 패드(75)는 주변 회로 영역(PERI)에 형성된 데이터 처리 회로와 전기적으로 연결될 수 있다. 이 경우, 외부 접속 패드(75)는 외부 인터페이스(external interface)를 담당하는 외부 입출력 패드일 수 있다. 외부 인터페이스란 반도체 메모리 장치와 외부 장치 사이에서의 신호 입출력을 의미한다. 한편, 외부 접속 패드(75)는 주변 회로 영역(PERI)에 형성된 테스트 로직 회로와 전기적으로 연결될 수 있다. 이 경우, 외부 접속 패드(75)는 반도체 메모리 장치의 테스트를 담당하는 테스트 패드일 수 있다.
외부 접속 패드(75)는 셀 구조물(40)을 관통하는 더미 채널막들(DCH)을 통해서 주변 회로 영역(PERI)과 전기적으로 연결될 수 있다. 따라서, 외부 접속 패드(75)와 주변 회로 영역(PERI)간을 전기적으로 연결하는 라우팅 경로를 셀 구조물(40)을 피해서 셀 구조물(40)의 외곽으로 우회하여 형성하는 경우에 비해서 외부 접속 패드(75)와 주변 회로 영역(PERI) 간의 라우팅 경로의 길이를 단축시킬 수 있다.
라우팅 경로의 길이가 길어지게 되면 캐패시턴스 및 저항이 증가되고, 이로 인해 노이즈의 영향이 커지게 되어 신호 전달 과정에서 신호가 왜곡되어 신호 무결성이 저하될 수 있다. 본 실시예에 의하면 외부 접속 패드(75)와 주변 회로 영역(PERI)간 라우팅 경로의 길이를 단축시킬 수 있으므로 신호의 무결성을 향상시킬 수 있다.
또한, 공통 소스 라인(CSL)과 비트 라인들(BL)간 전위 차이로 인한 BV 특성 저하를 방지할 목적으로 형성한 더미 비트 라인들(DBL)에 중첩되는 더미 채널막들(DCH)을 통해서 외부 접속 패드(75)와 주변 회로 영역(PERI)간 전기적 연결이 이루어지므로, 외부 접속 패드(75)와 주변 회로 영역(PERI)간 전기적 연결을 위하여 셀 영역(CELL)에 어떠한 추가적인 면적을 필요로 하지 않는다. 따라서, 메모리 셀이 형성될 수 있는 면적을 확보할 수 있게 되어 반도체 메모리 장치의 집적도 향상에 기여할 수 있다.
예시적으로, 도 1 및 도 2에서 복수의 외부 접속 패드(75)가 복수의 더미 채널막들(DCH) 및 복수의 수직 콘택들(60)을 통해서 주변 회로 영역(PERI)에 전기적으로 연결되는 것으로 도시되어 있다. 그러나, 적어도 하나의 외부 접속 패드가 적어도 하나의 더미 채널막 및 적어도 하나의 수직 콘택을 통해서 주변 회로와 전기적으로 연결될 수 있다.
예시적으로, 도 1 및 도 2에서 셀 구조물(40)에 복수의 메인 채널층들(CH)이 제공되는 것으로 도시되어 있다. 그러나, 셀 구조물(40)에 적어도 하나의 메인 채널층이 제공될 수 있다.
예시적으로, 도 1 내지 도 2에서 더미 채널막들(DCH)이 셀 영역(CELL) 하부에 위치하는 주변 회로 영역(PERI)과 셀 영역(CELL) 상부에 위치하는 외부 접속 패드(75)간을 전기적으로 연결하는데 사용된 경우를 나타내었다. 그러나, 더미 채널막들(DCH)은 주변 회로 영역(PERI)에 형성된 주변 회로 소자들(PTR1,PTR2)간을 상호 전기적으로 연결하는데 사용될 수도 있다. 이러한 실시예들은 도 3 및 도 8을 참조로 하는 이하의 설명을 통해서 보다 명백해질 것이다.
도 3 및 도 4를 참조하면, 주변 회로 영역(PERI)에는 복수의 주변 회로 소자들(PTR1,PTR2)이 형성될 수 있다. 주변 회로 소자들(PTR1,PTR2)은, 예컨대 제1 주변 회로 소자(PTR1)와, 제1 주변 회로 소자(PTR1)에서 출력되는 신호를 수신하는 제2 주변 회로 소자(PTR2)를 포함할 수 있다.
더미 비트 라인들(DBL) 중 어느 하나의 하부에는 기판(10)의 상면에 수직한 방향으로 셀 구조물(40)을 관통하는 더미 채널막들(DCH1,DCH2)이 형성될 수 있다. 더미 채널막들(DCH1,DCH2)은 더미 비트 라인들(DBL) 중 어느 하나와 중첩되게 형성될 수 있다.
더미 채널막들(DCH1,DCH2)은 수직 콘택(61) 및 하부 배선 구조물(LML1)을 통해서 제1 주변 회로 소자(PTR1)와 전기적으로 연결되는 제1 더미 채널막(DCH1)과, 수직 콘택(62) 및 하부 배선 구조물(LML2) 을 통해서 제2 주변 회로 소자(PTR2)와 전기적으로 연결되는 제2 더미 채널막(DCH2)을 포함할 수 있다.
더미 비트 라인들(DBL) 중 어느 하나의 일단부에는 제1 더미 비트 라인 콘택(DBLC1)을 통해서 제1 더미 채널막(DCH1)이 전기적으로 연결되고, 타단부에는 제2 더미 비트 라인 콘택(DBLC2)을 통해서 제2 더미 채널막(DCH2)이 전기적으로 연결될 수 있다.
제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)는 대략적으로 비트 라인들(BL)의 방향을 따라서 상당한 거리를 갖고 이격될 수 있다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)간을 전기적으로 연결하기 위해서는 비트 라인들(BL)의 방향으로 연장되는 긴 길이의 라우팅 경로가 필요하다.
전술한 바와 같이, 하부 배선 구조물을 구성하는 도전 물질은 높은 저항값을 갖는다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2) 사이의 거리가 먼 경우에 하부 배선 구조물을 이용하여 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)를 연결하게 되면 하부 배선 구조물의 높은 저항값으로 인해서 노이즈의 영향이 증가되고, 이로 인해 신호 전달 과정에서 신호가 왜곡되어 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성이 크게 떨어지게 될 것이다.
본 실시예에서, 하부 배선 구조물(LML1,LWL2)은 제1 주변 회로 소자(PTR1)와 제1 더미 채널막(DCH1) 사이, 제2 주변 회로 소자(PTR2)와 제2 더미 채널막(DCH2) 사이를 연결하는 짧은 길이로 형성하고, 하부 배선 구조물(LML1,LWL2)에 비해서 낮은 저항값을 갖는 물질로 이루어진 상부 배선 구조물(UML)의 더미 비트 라인은 제1 더미 채널막(DCH1) 및 제2 더미 채널막(DCH2) 사이를 연결하는 긴 길이로 형성된다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2) 사이를 연결하는 라우팅 경로의 저항을 낮출 수 있으므로 제1 주변 회로 소자(PTR1)에서 출력된 신호가 제2 주변 회로 소자(PTR2)로 전달하는 과정에서 신호가 왜곡되는 현상을 최소화하여 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성을 향상시킬 수 있다.
게다가, 하부 배선 구조물(LML1,LWL2)과 더미 비트 라인(DBL)이 셀 구조물(40)을 관통하는 더미 채널막들(DCH1,DCH2)을 통해서 연결되므로, 하부 배선 구조물(LML1,LWL2)과 더미 비트 라인(DBL)을 전기적으로 연결하는 라우팅 경로를 셀 구조물(40)을 피해서 셀 구조물(40)의 외곽으로 우회하여 형성하는 경우에 비해서 라우팅 경로의 길이를 단축시킬 수 있다. 그 결과, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)간 라우팅 경로의 길이가 단축되므로 제1 주변 회로 소자(PTR1)에서 출력된 신호가 제2 주변 회로 소자(PTR2)로 전달하는 과정에서 신호가 왜곡되는 현상을 최소화하여 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성을 향상시킬 수 있다.
도 3 내지 도 4를 참조로 하는 실시예에서는, 예시적으로, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)가 대략 비트 라인들(BL)의 방향을 따라서 이격 배치되고, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)가 더미 비트 라인(DBL)을 통해서 전기적으로 연결되는 경우를 나타내었다.
그러나, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)는 대략적으로 비트 라인들(BL)에 수직한 방향을 따라서 이격 배치되고, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)가 비트 라인들(DB)과 수직한 방향으로 연장되는 제2 상부 배선층(73)을 통해서 전기적으로 연결될 수도 있다. 이러한 실시예는 도 5 및 도 6을 참조로 하는 이하의 설명을 통해서 보다 명백해질 것이다.
도 5 및 도 6을 참조하면, 주변 회로 영역(PERI)에는 복수의 주변 회로 소자들(PTR1,PTR2)이 형성될 수 있다. 주변 회로 소자들(PTR1,PTR2)은, 예컨대 제1 주변 소자(PTR1)와, 제1 주변 회로 소자(PTR1)에서 출력되는 신호를 수신하는 제2 주변 회로 소자(PTR2)를 포함할 수 있다.
제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)는 대략적으로 비트 라인들(BL)에 수직한 방향으로 상당한 거리를 갖고 이격 배치될 수 있다.
더미 비트 라인들(DBL1,DBL2)의 하부에는 기판(10)의 상면에 수직한 방향으로 셀 구조물(40)을 관통하는 더미 채널막들(DCH1,DCH2)이 형성될 수 있다. 더미 채널막들(DCH1,DCH2)은 제1,제2 더미 비트 라인들(DBL1,DBL2)과 각각 중첩될 수 있다.
더미 채널막들(DCH1,DCH2)은 수직 콘택(61) 및 하부 배선 구조물(LML1)을 통해서 제1 주변 회로 소자(PTR1)와 전기적으로 연결되는 제1 더미 채널막(DCH1)과, 수직 콘택(62) 및 하부 배선 구조물(LML2) 을 통해서 제2 주변 회로 소자(PTR2)와 전기적으로 연결되는 제2 더미 채널막(DCH2)을 포함할 수 있다.
제1 더미 채널막(DCH1)은 제1 더미 비트라인 콘택(DBLC1)을 통해서 제1 더미 비트 라인(DBL1)에 전기적으로 연결되고, 제2 더미 채널막(DCH2)은 제2 더미 비트라인 콘택(DBLC2)을 통해서 제2 더미 비트 라인(DBL2)에 전기적으로 연결될 수 있다.
제2 상부 배선층(73)은 비트 라인들(BL) 및 제1,제2 더미 비트 라인(DBL1,DBL2)과 수직한 방향으로 연장되며, 그 일단부는 제1 상부 배선 콘택(72A)을 통해서 제1 더미 비트 라인(DBL1)에 전기적으로 연결되고, 타단부는 제1 상부 배선 콘택(72B)을 통해서 제2 더미 비트 라인(DBL2)에 전기적으로 연결될 수 있다.
따라서, 제1 주변 회로 소자(PTR1)는 하부 배선 구조물(LML1), 수직 콘택(61), 제1 더미 채널막(DCH1), 제1 더미 비트라인 콘택(DBLC1), 제1 더미 비트 라인(DBL1), 제1 상부 배선 콘택(72A), 제2 상부 배선층(73), 제1 상부 배선 콘택(72B), 제2 더미 비트 라인(DBL2), 제2 더미 비트라인 콘택(DBLC2),제2 더미 채널막(DCH2), 수직 콘택(62) 및 하부 배선 구조물(LML2)을 통해서 제2 주변 회로 소자(PTR2)와 전기적으로 연결될 수 있다.
전술한 바와 같이, 하부 배선 구조물(LWL1,LWL2)을 구성하는 도전 물질은 높은 저항값을 갖는다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2) 사이의 거리가 먼 경우에 하부 배선 구조물을 이용하여 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)를 연결하게 되면 하부 배선 구조물의 높은 저항값으로 인해서 노이즈의 영향이 커지게 되고, 이로 인해 신호 전달 과정에서 신호가 왜곡되어 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성이 떨어지게 될 것이다.
본 실시예에서, 하부 배선 구조물(LML1,LWL2)은 제1 주변 회로 소자(PTR1)와 제1 더미 채널막(DCH1) 사이, 제2 주변 회로 소자(PTR2)와 제2 더미 채널막(DCH2) 사이를 연결하는 짧은 길이로 형성하고, 하부 배선 구조물(LML1,LWL2)에 비해서 저저항을 갖는 물질로 제작된 제2 상부 배선층(72)은 긴 길이로 형성한다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)를 연결하는 라우팅 경로의 저항을 낮출 수 있으므로 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성을 향상시킬 수 있다.
게다가, 하부 배선 구조물(LML1,LWL2)과 제2 상부 배선층(72)이 셀 구조물(40)을 관통하는 더미 채널막들(DCH1,DCH2)을 통해서 상호 전기적으로 연결되므로, 하부 배선 구조물(LML1,LWL2)과 제2 상부 배선층(72)간을 전기적으로 연결하는 라우팅 경로를 셀 구조물(40)을 피해서 셀 구조물(40)의 외곽으로 우회하여 형성하는 경우에 비해서 라우팅 경로의 길이를 단축시킬 수 있다. 따라서, 제1 주변 회로 소자(PTR1)와 제2 주변 회로 소자(PTR2)간 라우팅 경로의 길이가 단축되므로 제1 주변 회로 소자(PTR1)에서 출력된 신호가 제2 주변 회로 소자(PTR2)로 전달하는 과정에서 신호가 왜곡되는 현상을 최소화하여 제2 주변 회로 소자(PTR2)에 제공되는 신호의 무결성을 향상시킬 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이상, 도 1 내지 도 8을 참조로 한 실시예들에서는 셀 구조물(40) 하부의 반도체 패턴(50)이 공통 소스 영역으로 사용되고, 각각의 채널막들(CH)이 'I'자 형태의 채널을 구성하는 것을 나타내었다.
그러나, 도 9에 도시된 바와 같이 반도체 패턴(50)이 파이프 게이트 전극으로 사용되고, 적어도 두 개의 채널막들(CH)이 파이프 게이트 전극에 형성된 파이프 라인 채널막(PCH)을 통해서 연결될 수 있다. 예컨대, 한 쌍의 채널막들(CH)이 파이프 라인 채널막(PCH)을 통해서 연결되어, 한 쌍의 채널막들(CH)과 파이프 라인 채널막(PCH)에 의해서 'U'자 형태의 채널이 제공될 수도 있다.
도 10은 본 발명의 실시예에 따른 3차원 구조의 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함할 수 있다.
비휘발성 메모리 장치(620)는 앞서 설명한 3차원 구조의 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(615)는 본 발명의 3차원 구조의 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함할 수 있다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
21~26: 제1 내지 제 6 층간절연막
27: 보호막
LML: 하부 배선 구조물
ULM: 상부 배선 구조물
PTR1,PTR2: 주변 회로 소자
40: 셀 구조물
41: 셀 게이트 도전막들
42: 절연막
50: 반도체 패턴
51: 개구부
52: 절연성 갭필막
60: 수직 콘택
CH: 메인 채널막
DCH,DCH1,DCH2: 더미 채널막
BL: 비트 라인
DBL: 더미 비트 라인
BLC,BLC1,BLC2: 비트 라인 콘택
DBLC,DBLC1,DBLC2: 더미 비트 라인 콘택
75: 외부 접속 패드

Claims (18)

  1. 기판상에 배치되며 셀 구조물을 포함하는 셀 영역;
    상기 기판과 셀 영역 사이에 배치되며, 상기 기판상에 형성된 주변 회로 소자들 및 상기 주변 회로 소자들과 더미 채널막들 간을 전기적으로 연결하는 하부 배선 구조물을 포함하는 주변 회로 영역;
    상기 셀 영역 상에 배치된 상부 배선 구조물;
    상기 셀 구조물을 관통하는 메인 채널막들;
    상기 셀 구조물을 관통하여 상기 상부 배선 구조물과 상기 주변 회로 영역을 전기적으로 연결하는 더미 채널막들;
    상기 더미 채널막들과 상기 하부 배선 구조물 간을 전기적으로 연결하는 수직 콘택들;및
    상기 주변 회로 영역과 상기 셀 영역 사이에 배치되며 상기 수직 콘택들이 통과하는 개구부를 구비하는 반도체 패턴;
    을 포함하며,
    상기 반도체 패턴은 상기 메인 채널막들과 전기적으로 연결된 공통 소스 영역을 포함하는 3차원 구조의 반도체 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 상부 배선 구조물은 상기 하부 배선 구조물보다 저항이 낮은 도전 물질로 구성되는 3차원 구조의 반도체 메모리 장치.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 개구부는 상기 더미 채널막과 중첩되는 3차원 구조의 반도체 메모리 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 반도체 패턴은 상기 메인 채널막들을 적어도 두 개 이상씩 전기적으로 연결하는 파이프 라인 채널막을 구비하는 파이프 게이트 전극을 포함하는 3차원 구조의 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 상부 배선 구조물은 상기 메인 채널막들과 전기적으로 연결된 비트 라인들;
    상기 더미 채널막들과 전기적으로 연결된 더미 비트 라인들;
    상기 비트 라인들 및 상기 더미 비트 라인들 상에 배치되며 상기 더미 비트 라인들과 전기적으로 연결된 상부 배선층;및
    상기 상부 배선층 상에 배치되며 상기 상부 배선층에 전기적으로 연결된 외부 접속 패드;를 더 포함하는 3차원 구조의 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 상부 배선 구조물은 상기 비트 라인들 및 상기 더미 비트 라인들과 동일층에 형성된 공통 소스 라인을 더 포함하며,
    상기 더미 비트 라인들은 상기 비트 라인들과 상기 공통 소스 라인 사이에 배치되는 3차원 구조의 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 주변 회로 소자들은 제1 주변 회로 소자 및 상기 제1 주변 회로 소자에서 출력되는 신호를 수신하는 제2 주변 회로 소자를 포함하며,
    상기 더미 채널막들은 상기 제1 주변 회로 소자와 상기 상부 배선 구조물을 전기적으로 연결하는 제1 더미 채널막과, 상기 제2 주변 회로 소자와 상기 상부 배선 구조물을 전기적으로 연결하는 제2 더미 채널막;을 포함하는 3차원 구조의 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 상부 배선 구조물은 일단부가 상기 제1 더미 채널막에 전기적으로 연결되고 상기 일단부와 대향하는 타단부가 상기 제2 더미 채널막에 전기적으로 연결된 더미 비트 라인;을 포함하는 반도체 메모리 장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 상부 배선 구조물은 상기 제1 더미 채널막과 전기적으로 연결된 제1 더미 비트 라인;
    상기 제2 더미 채널막과 전기적으로 연결된 제2 더미 비트 라인;및
    상기 제1 더미 비트 라인 및 상기 제2 더미 비트 라인 상에 배치되며 상기 제1 더미 비트 라인과 상기 제2 더미 비트 라인간을 전기적으로 연결하는 상부 배선층을 더 포함하는 3차원 구조의 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 상부 배선층은 상기 비트 라인들 및 상기 제1, 제2 더미 비트 라인과 수직한 방향으로 연장되는 3차원 구조의 반도체 메모리 장치.
  16. 삭제
  17. 삭제
  18. 삭제
KR1020160098284A 2016-08-02 2016-08-02 3차원 구조의 반도체 메모리 장치 KR102607749B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160098284A KR102607749B1 (ko) 2016-08-02 2016-08-02 3차원 구조의 반도체 메모리 장치
US15/352,765 US10546814B2 (en) 2016-08-02 2016-11-16 Three dimensional semiconductor memory device having peripheral circuit under cell structure
CN201611111199.0A CN107680971B (zh) 2016-08-02 2016-12-06 具有3d结构的半导体存储器装置
US16/716,929 US11710697B2 (en) 2016-08-02 2019-12-17 Semiconductor memory device with 3D structure
US18/331,177 US20230317603A1 (en) 2016-08-02 2023-06-08 Semiconductor memory device with 3d structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160098284A KR102607749B1 (ko) 2016-08-02 2016-08-02 3차원 구조의 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20180014911A KR20180014911A (ko) 2018-02-12
KR102607749B1 true KR102607749B1 (ko) 2023-11-29

Family

ID=61069952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160098284A KR102607749B1 (ko) 2016-08-02 2016-08-02 3차원 구조의 반도체 메모리 장치

Country Status (3)

Country Link
US (3) US10546814B2 (ko)
KR (1) KR102607749B1 (ko)
CN (1) CN107680971B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102629202B1 (ko) * 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102465534B1 (ko) 2018-04-25 2022-11-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN108933142B (zh) * 2018-07-11 2019-10-29 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109155320B (zh) 2018-08-16 2019-09-10 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
KR102515409B1 (ko) 2018-09-28 2023-03-30 삼성전자주식회사 수직형 반도체 소자
KR102460073B1 (ko) * 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP7278394B2 (ja) * 2019-04-30 2023-05-19 長江存儲科技有限責任公司 フラッシュメモリーコントローラーを有する結合されたメモリーデバイス、ならびに、その製作方法および動作方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US11257757B2 (en) * 2019-09-17 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having fuse array and method of making the same
JP2021048230A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210122526A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122525A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210145386A (ko) 2020-05-25 2021-12-02 삼성전자주식회사 라인 식별자를 갖는 반도체 소자들
CN111599820B (zh) * 2020-05-29 2021-07-16 长江存储科技有限责任公司 半导体工艺和半导体结构
KR20220009527A (ko) * 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
CN111968987B (zh) * 2020-08-28 2023-10-27 长江存储科技有限责任公司 三维存储器及其制造方法
KR20220048737A (ko) 2020-10-13 2022-04-20 삼성전자주식회사 반도체 메모리 장치
WO2022094904A1 (en) * 2020-11-06 2022-05-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device with novel dummy channel structures
KR20220129378A (ko) * 2021-03-16 2022-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20230007806A (ko) * 2021-07-06 2023-01-13 삼성전자주식회사 비휘발성 메모리 장치
KR20230072318A (ko) * 2021-11-17 2023-05-24 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 스토리지 장치 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110013454A1 (en) * 2009-07-15 2011-01-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150041901A1 (en) * 2013-08-07 2015-02-12 SK Hynix Inc. Semiconductor memory device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101271174B1 (ko) * 2007-08-03 2013-06-04 삼성전자주식회사 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150106660A (ko) 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102307060B1 (ko) * 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102398665B1 (ko) * 2015-05-07 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102600997B1 (ko) * 2016-06-02 2023-11-14 삼성전자주식회사 메모리 장치
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110013454A1 (en) * 2009-07-15 2011-01-20 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20150041901A1 (en) * 2013-08-07 2015-02-12 SK Hynix Inc. Semiconductor memory device

Also Published As

Publication number Publication date
CN107680971A (zh) 2018-02-09
US20230317603A1 (en) 2023-10-05
US20180040553A1 (en) 2018-02-08
CN107680971B (zh) 2021-06-15
KR20180014911A (ko) 2018-02-12
US20200126903A1 (en) 2020-04-23
US10546814B2 (en) 2020-01-28
US11710697B2 (en) 2023-07-25

Similar Documents

Publication Publication Date Title
KR102607749B1 (ko) 3차원 구조의 반도체 메모리 장치
US11721684B2 (en) Semiconductor device
US11171116B2 (en) Semiconductor devices and manufacturing methods of the same
US9691782B1 (en) Non-volatile memory device
KR102472376B1 (ko) 3차원 구조의 반도체 메모리 장치
KR102610403B1 (ko) 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR102635678B1 (ko) 반도체 메모리 장치 및 그 형성방법
US11211328B2 (en) Semiconductor memory device of three-dimensional structure
KR102264675B1 (ko) 반도체 장치 및 그 형성방법
US20150263011A1 (en) Semiconductor device and method for manufacturing the same
US11621256B2 (en) Integrated circuit device
KR20210152147A (ko) 수직형 구조를 갖는 메모리 장치
CN110752216B (zh) 半导体器件以及该半导体器件的制造方法
US10896918B1 (en) Semiconductor memory device and manufacturing method thereof
CN111968690B (zh) 半导体存储器装置
US11329057B2 (en) Integrated circuit device
US11315935B2 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
KR20170052851A (ko) 3차원 비휘발성 메모리 장치
KR20210074571A (ko) 반도체 메모리 장치
US11374016B2 (en) Semiconductor memory device with chip-to-chip bonding structure
KR20210091479A (ko) 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20210088810A (ko) 3차원 반도체 메모리 장치
KR102650428B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right