CN113394106A - 一种FinFET结构的抗穿通掺杂方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 13
- 239000011574 phosphorus Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000003475 lamination Methods 0.000 claims abstract description 11
- 238000000137 annealing Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 9
- 239000005360 phosphosilicate glass Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 230000035515 penetration Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000004327 boric acid Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 125000005619 boric acid group Chemical group 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Computer Hardware Design (AREA)
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Abstract
本发明提供一种FinFET结构的抗穿通掺杂方法，硅基底上形成多个包括Fin结构、缓冲层和硬掩膜层的叠层；叠层分为第一、第二结构；在叠层侧壁形成第一侧墙；沉积有机分布层；刻蚀将Fin结构侧壁部分暴露；使其将Fin结构的部分包裹；形成第二侧墙使与有机分布层直接接触的Fin结构侧壁部分暴露；在第一、第二结构上及硅基底覆盖BSG层；去除第二结构上的BSG层；在第二结构上覆盖PSG层；退火使第一结构中Fin结构侧壁的BSG层中的硅和第二结构中Fin结构侧壁的PSG层中的磷分别向Fin结构内部侧向扩散；使硅基底上的BSG层中的硅和PSG层中的磷向硅基底内扩散；覆盖氧化层并刻蚀将第一、第二结构上的硬掩膜层暴露；刻蚀氧化层、BSG层及PSG层，将Fin结构中被扩散部分的上端暴露。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种FinFET结构的抗穿通掺杂方法。
背景技术
随着MOS规模的不断扩大，FinFET(鳍式晶体管)器件成为了CMOS的进一步技术拓展，FinFET器件结构的主要优点是其优越的静电完整性，它在很大程度上依赖于沟道形貌，图1a显示为现有技术中的FinFET结构示意图，其中FIN(鳍式部分)被金属栅极(MG)包裹在FIN顶部的深度H以下，FIN下部有更大的穿透风险，特别是当源漏沟道越深、掺杂浓度越高时。
目前APT(抗穿通)掺杂注入后，存在损伤问题，FIN的顶部掺杂浓度极低，载流子的迁移率较高，对FIN器件性能较好；FIN结构的底部掺杂较高，且掺杂体向上扩散到沟道的能力较差，不利于载流子迁移率的提高。
如图1b和图1c所示，图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；图1c显示为FIN底部APT掺杂分布示意图，由此可见，FIN高度(HFIN)和宽度(WFIN)，APT掺杂峰位和尾部的参数是研究的关键。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FinFET结构的抗穿通掺杂方法，用于解决现有技术中在FinFET结构的制程中，不能同时满足FIN底部的沟道中高迁移率和FIN底部抗穿透风险的问题。
为实现上述目的及其他相关目的，本发明提供一种FinFET结构的抗穿通掺杂方法，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；
步骤二、在所述叠层的侧壁形成第一侧墙；
步骤三、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；
步骤四、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；
步骤五、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；
步骤六、在所述第一、第二结构上以及硅基底上表面覆盖一层BSG层；
步骤七、去除所述第二结构上的所述BSG层，保留所述第一结构上的所述BSG层；之后在所述第二结构上覆盖一层PSG层；
步骤八、进行退火，以使所述第一结构中Fin结构侧壁的BSG层中的硅和所述第二结构中Fin结构侧壁的PSG层中的磷分别向所述Fin结构内部进行侧向扩散；同时使得所述硅基底上表面的所述BSG层中的硅和所述PSG层中的磷分别向所述硅基底上表面下方的硅基底内部进行扩散；
步骤九、在所述第一、第二结构上覆盖一层氧化层以填充所述第一、第二结构之间的空间，之后刻蚀该氧化层将所述第一、第二结构上的所述硬掩膜层顶部暴露；
步骤十、刻蚀所述氧化层、所述BSG层以及所述PSG层，将所述Fin结构中未被扩散的部分完全暴露，同时将所述Fin结构中被扩散部分的上端暴露。
优选地，步骤二中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层的顶部暴露，并且使所述硅基底上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙。
优选地，步骤六中的所述BSG层覆盖所述硅基底上表面、所述第一、第二结构中的所述第一侧墙、被暴露的所述Fin结构的侧壁部分、第二侧墙以及所述硬掩膜层的侧壁和顶部。
优选地，步骤七中去除所述第二结构上的所述BSG层的同时，所述第二结构两侧硅基底上表面的所述BSG层也被去除。
优选地，步骤七中保留所述第一结构上的所述BSG层的同时，所述第一结构两侧的所述硅基底上的所述BSG层也被保留。
优选地，步骤七中在所述第二结构上覆盖所述PSG层的同时，所述第二结构两侧的所述硅基底上表面也覆盖有所述PSG层。
优选地，步骤九中利用FVCD的方法在所述第一、第二结构上覆盖所述氧化层。
如上所述，本发明的FinFET结构的抗穿通掺杂方法，具有以下有益效果：本发明分别针对NMOS和PMOS的Fin结构进行不同种类的抗穿透掺杂，并且利用硼酸硅玻璃和磷酸硅玻璃有效控制了Fin结构中的掺杂区域，可以阻止掺杂注入后对Fin结构的损伤，提高注入的抗穿透性，并且使得掺杂离子能有效地在Fin结构中进行扩散，改善磷和硼在Fin结构中的分布，从而提高载流子的迁移率，提高了器件的性能。
附图说明
图1a显示为现有技术中的FinFET结构示意图；
图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；
图1c显示为现有技术中FIN底部APT掺杂分布示意图；
图2显示为本发明中在基底上形成多个叠层的结构示意图；
图3显示为本发明中在叠层侧壁形成第一侧墙后的结构示意图；
图4显示为本发明中刻蚀有机分布层和第一侧墙后形成的结构示意图；
图5显示为本发明中在Fin结构上形成第二侧墙后的结构示意图；
图6显示为本发明中去除有机分布层后暴露一部分Fin结构侧壁的示意图；
图7显示为本发明中在第一、第二结构上覆盖BSG层后的结构示意图；
图8显示为本发明中在第二结构上覆盖一层PSG层后的结构示意图；
图9显示为本发明中对第一、第二结构进行退火后的结构示意图；
图10显示为本发明中在第一、第二结构上覆盖氧化层后的结构示意图；
图11显示为本发明中去除部分氧化层将Fin结构中被扩散部分的上端暴露后的结构示意图；
图12显示为本发明中FinFET结构的抗穿通掺杂方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种FinFET结构的抗穿通掺杂方法，如图12所示，图12显示为本发明中FinFET结构的抗穿通掺杂方法流程图，该方法至少包括以下步骤：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；如图2所示，图2显示为本发明中在基底上形成多个叠层的结构示意图。步骤一中在所述基底01上刻蚀形成多个Fin结构02，所述Fin结构上形成有缓冲层03；所述缓冲层03上形成有硬掩膜层04；所述Fin结构02、缓冲层03以及硬掩膜层04构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构。图2中示例性给出了位于左边的一个所述叠层为第一结构，位于中间和右边的两个所述叠层为第二结构。
步骤二、在所述叠层的侧壁形成第一侧墙；如图3所示，图3显示为本发明中在叠层侧壁形成第一侧墙后的结构示意图。该步骤二中在所述叠层的侧壁形成所述第一侧墙05。
本发明进一步地，本实施例的步骤二中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底01上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层04的顶部暴露，并且使所述硅基底01上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙05。
步骤三、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；如图4所示，图4显示为本发明中刻蚀有机分布层和第一侧墙后形成的结构示意图。该步骤三中沉积覆盖所述叠层及其上所述第一侧墙05、所述硅基底01上表面的有机分布层06；之后沿所述叠层的侧壁刻蚀所述有机分布层06以及所述第一侧墙05至将所述Fin结构02的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底01上仍剩余所述有机分布层06。也就是说，刻蚀所述有机分布层和所述第一侧墙后，所述第一、第二结构的所述Fin结构的上部分被露出，其底部仍然被所述第一侧墙和所述有机分布层包裹。
步骤四、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；如图5所示，图5显示为本发明中在Fin结构上形成第二侧墙后的结构示意图。该步骤四中在剩余的所述有机分布层06上继续沉积有机分布层，使其将所述Fin结构的部分包裹(如图5所示，被包裹部分位于所述第一侧墙上方的部分，而所述Fin结构未被所述有机分布层包裹的上端部分则被所述第二侧墙包裹)；之后在所述有机分布层上方的所述Fin结构02的部分、所述缓冲层03以及所述硬掩膜层04的侧壁形成第二侧墙07。
步骤五、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；如图6所示，图6显示为本发明中去除有机分布层后暴露一部分Fin结构侧壁的示意图。该步骤五将将图5中的所述有机分布层06全部去除，与所述有机分布层06直接接触的所述Fin结构的侧壁部分(被所述有机分布层直接包裹的Fin结构的侧壁)被暴露。
步骤六、在所述第一、第二结构上以及硅基底上表面覆盖一层BSG层；如图7所示，图7显示为本发明中在第一、第二结构上覆盖BSG层后的结构示意图。该步骤六中在所述第一、第二结构上以及硅基底上表面覆盖一层BSG层08。
本发明进一步地，本实施例的步骤六中的所述BSG层08覆盖了所述硅基底01上表面、所述第一、第二结构中的所述第一侧墙05、被暴露的所述Fin结构的侧壁部分、第二侧墙07以及所述硬掩膜层04的侧壁和顶部。
步骤七、去除所述第二结构上的所述BSG层，保留所述第一结构上的所述BSG层；之后在所述第二结构上覆盖一层PSG层；如图8所示，图8显示为本发明中在第二结构上覆盖一层PSG层后的结构示意图。该步骤七去除所述第二结构(图8中位于中间和右边的所述叠层)上的所述BSG层，保留所述第一结构(图8中位于左边的所述叠层)上的所述BSG层08；之后在所述第二结构上覆盖一层PSG层09。其中BSG层为硼酸硅玻璃，PSG层为磷酸硅玻璃。
如图8所示，本发明进一步地，本实施例的步骤七中去除所述第二结构上的所述BSG层的同时，所述第二结构两侧硅基底上表面的所述BSG层也被去除。
本发明进一步地，本实施例的步骤七中保留所述第一结构上的所述BSG层的同时，所述第一结构两侧的所述硅基底上的所述BSG层也被保留。
本发明进一步地，本实施例的步骤七中在所述第二结构上覆盖所述PSG层的同时，所述第二结构两侧的所述硅基底上表面也覆盖有所述PSG层。
步骤八、进行退火，以使所述第一结构中Fin结构侧壁的BSG层中的硅和所述第二结构中Fin结构侧壁的PSG层中的磷分别向所述Fin结构内部进行侧向扩散；同时使得所述硅基底上表面的所述BSG层中的硅和所述PSG层中的磷分别向所述硅基底上表面下方的硅基底内部进行扩散；如图9所示，图9显示为本发明中对第一、第二结构进行退火后的结构示意图。该步骤八进行退火之后，所述第一结构中Fin结构侧壁的BSG层08中的硅和所述第二结构中Fin结构侧壁的PSG层09中的磷分别向所述Fin结构内部进行侧向扩散(被扩散硅后的Fin结构部分11和被扩散磷后的Fin结构部分10)；同时使得所述硅基底上表面的所述BSG层中的硅和所述PSG层中的磷分别向所述硅基底上表面下方的硅基底内部进行扩散。
步骤九、在所述第一、第二结构上覆盖一层氧化层以填充所述第一、第二结构之间的空间，之后刻蚀该氧化层将所述第一、第二结构上的所述硬掩膜层顶部暴露；如图10所示，图10显示为本发明中在第一、第二结构上覆盖氧化层后的结构示意图。该步骤九在所述第一、第二结构上覆盖一层氧化层12以填充所述第一、第二结构之间的空间，之后刻蚀该氧化层将所述第一、第二结构上的所述硬掩膜层顶部暴露。
本发明进一步地，本实施例的步骤九中利用FVCD的方法在所述第一、第二结构上覆盖所述氧化层。
步骤十、刻蚀所述氧化层、所述BSG层以及所述PSG层，将所述Fin结构中未被扩散的部分完全暴露，同时将所述Fin结构中被扩散部分的上端暴露。如图11所示，图11显示为本发明中去除部分氧化层将Fin结构中被扩散部分的上端暴露后的结构示意图。
综上所述，本发明分别针对NMOS和PMOS的Fin结构进行不同种类的抗穿透掺杂，并且利用硼酸硅玻璃和磷酸硅玻璃有效控制了Fin结构中的掺杂区域，可以阻止掺杂注入后对Fin结构的损伤，提高注入的抗穿透性，并且使得掺杂离子能有效地在Fin结构中进行扩散，改善磷和硼在Fin结构中的分布，从而提高载流子的迁移率，提高了器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种FinFET结构的抗穿通掺杂方法，其特征在于，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；
步骤二、在所述叠层的侧壁形成第一侧墙；
步骤三、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；
步骤四、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；
步骤五、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；
步骤六、在所述第一、第二结构上以及硅基底上表面覆盖一层BSG层；
步骤七、去除所述第二结构上的所述BSG层，保留所述第一结构上的所述BSG层；之后在所述第二结构上覆盖一层PSG层；
步骤八、进行退火，以使所述第一结构中Fin结构侧壁的BSG层中的硅和所述第二结构中Fin结构侧壁的PSG层中的磷分别向所述Fin结构内部进行侧向扩散；同时使得所述硅基底上表面的所述BSG层中的硅和所述PSG层中的磷分别向所述硅基底上表面下方的硅基底内部进行扩散；
步骤九、在所述第一、第二结构上覆盖一层氧化层以填充所述第一、第二结构之间的空间，之后刻蚀该氧化层将所述第一、第二结构上的所述硬掩膜层顶部暴露；
步骤十、刻蚀所述氧化层、所述BSG层以及所述PSG层，将所述Fin结构中未被扩散的部分完全暴露，同时将所述Fin结构中被扩散部分的上端暴露。
2.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤二中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层的顶部暴露，并且使所述硅基底上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙。
3.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤六中的所述BSG层覆盖所述硅基底上表面、所述第一、第二结构中的所述第一侧墙、被暴露的所述Fin结构的侧壁部分、第二侧墙以及所述硬掩膜层的侧壁和顶部。
4.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤七中去除所述第二结构上的所述BSG层的同时，所述第二结构两侧硅基底上表面的所述BSG层也被去除。
5.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤七中保留所述第一结构上的所述BSG层的同时，所述第一结构两侧的所述硅基底上的所述BSG层也被保留。
6.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤七中在所述第二结构上覆盖所述PSG层的同时，所述第二结构两侧的所述硅基底上表面也覆盖有所述PSG层。
7.根据权利要求1所述的FinFET结构的抗穿通掺杂方法，其特征在于：步骤九中利用FVCD的方法在所述第一、第二结构上覆盖所述氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597482.3A CN113394106B (zh) | 2021-05-31 | 2021-05-31 | 一种FinFET结构的抗穿通掺杂方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597482.3A CN113394106B (zh) | 2021-05-31 | 2021-05-31 | 一种FinFET结构的抗穿通掺杂方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113394106A true CN113394106A (zh) | 2021-09-14 |
| CN113394106B CN113394106B (zh) | 2024-03-12 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110597482.3A Active CN113394106B (zh) | 2021-05-31 | 2021-05-31 | 一种FinFET结构的抗穿通掺杂方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394106B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150044829A1 (en) * | 2013-08-09 | 2015-02-12 | Samsung Electronics Co., Ltd. | Methods of Fabricating Semiconductor Devices Having Punch-Through Stopping Regions |
| US20160300942A1 (en) * | 2015-04-07 | 2016-10-13 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US9530698B1 (en) * | 2015-08-25 | 2016-12-27 | International Business Machines Corporation | Method and structure for forming FinFET CMOS with dual doped STI regions |
| US9583489B1 (en) * | 2016-01-08 | 2017-02-28 | International Business Machines Corporation | Solid state diffusion doping for bulk finFET devices |
| CN106558556A (zh) * | 2015-09-29 | 2017-04-05 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
-
2021
- 2021-05-31 CN CN202110597482.3A patent/CN113394106B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150044829A1 (en) * | 2013-08-09 | 2015-02-12 | Samsung Electronics Co., Ltd. | Methods of Fabricating Semiconductor Devices Having Punch-Through Stopping Regions |
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| CN106558556A (zh) * | 2015-09-29 | 2017-04-05 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| US9583489B1 (en) * | 2016-01-08 | 2017-02-28 | International Business Machines Corporation | Solid state diffusion doping for bulk finFET devices |
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| Publication number | Publication date |
|---|---|
| CN113394106B (zh) | 2024-03-12 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |